文件名称:sysemdesign
- 所属分类：
- VHDL编程
- 资源属性：
- [Text]
- 上传时间：
- 2013-12-19
- 文件大小：
- 863kb
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- zhao *****
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介绍说明－－下载内容均来自于网络，请自行研究使用
利用FPGA对信道传输后的信号进行采样并提取同步锁相的一种实现-The signal channel is sampled and a synchronous phase-locked extraction using FPGA
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