文件名称:Divider
介绍说明--下载内容均来自于网络,请自行研究使用
VHDL代码实现分频器设计
分频器系统时钟20万分频
上升沿触发-VHDL code Divider Design
The system clock frequency divider 20 extremely
Rising edge triggered
分频器系统时钟20万分频
上升沿触发-VHDL code Divider Design
The system clock frequency divider 20 extremely
Rising edge triggered
(系统自动生成,下载前可以参看下载内容)
下载文件列表
Divider.doc