文件名称:CLOCK_GENERATOR
- 所属分类：
- 其他嵌入式/单片机内容
- 资源属性：
- [VHDL] [源码]
- 上传时间：
- 2014-06-22
- 文件大小：
- 1kb
- 下载次数：
- 0次
- 提 供 者：
- 孙*
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
一个verilog时钟发生器源代码，能够满足最小时间间隔0.1ns的时钟计时要求。-A clock generator verilog source code, to meet the minimum time interval of 0.1ns clock timing requirements.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
CLOCK_GENERATOR.V