文件名称:add_verilog
- 所属分类：
- 微处理器(ARM/PowerPC等)
- 资源属性：
- [VHDL] [源码]
- 上传时间：
- 2014-05-14
- 文件大小：
- 1kb
- 下载次数：
- 0次
- 提 供 者：
- 蒋*
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
2位全加器，实现全加器的功能，有近位的加法，输出也有近位，还有testbench,进行验证，验证通过-Two full adders, to achieve full adder function, nearly bit adder, there are nearly bit output
(系统自动生成,下载前可以参看下载内容)
下载文件列表
add_verilog\fulladder.v
...........\fulladd_2bit.v
...........\fulladd_2bit_test.v
...........\sel_add2.v
add_verilog