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文件名称:Verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [WORD]
  • 上传时间：
  • 2013-11-05
  • 文件大小：
  • 496kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 赵*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

VHDL Verilog 系统仿真实验 流水灯 加减法 计数器 序列检测 编码器 解码器等-VHDL　Verilog 系统仿真实验 流水灯 加减法 计数器　序列检测　编码器 解码器等
(系统自动生成,下载前可以参看下载内容)

下载文件列表





1.显示管.doc

2.4位减法、加法器设计.doc

3.乘法器设计.doc

4.序列检测器的设计与实现。.doc

5.变模计数器的设计.doc

6.流水灯设计.doc

7.简易时钟.doc

8.简易计算器设计.doc

9.基于TPP编码方式的解码器.doc

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