文件名称:spiV
介绍说明--下载内容均来自于网络,请自行研究使用
FPGA spi通信协议,很全,大家参考,希望对大家有用。-Fpga spi Communication protocol, very full, we refer to the hope that useful.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
spi
...\branches
...\tags
...\....\asyst_2
...\....\.......\rtl
...\....\.......\...\verilog
...\....\.......\...\.......\spi_clgen.v
...\....\.......\...\.......\spi_defines.v
...\....\.......\...\.......\spi_shift.v
...\....\.......\...\.......\spi_top.v
...\....\.......\...\.......\timescale.v
...\....\asyst_3
...\....\.......\rtl
...\....\.......\...\verilog
...\....\.......\...\.......\spi_clgen.v
...\....\.......\...\.......\spi_defines.v
...\....\.......\...\.......\spi_shift.v
...\....\.......\...\.......\spi_top.v
...\....\.......\...\.......\timescale.v
...\....\initial
...\....\.......\bench
...\....\.......\.....\verilog
...\....\.......\.....\.......\spi_slave_model.v
...\....\.......\.....\.......\tb_spi_top.v
...\....\.......\.....\.......\wb_master_model.v
...\....\.......\doc
...\....\.......\...\src
...\....\.......\...\...\spi.doc
...\....\.......\rtl
...\....\.......\...\verilog
...\....\.......\...\.......\spi_clgen.v
...\....\.......\...\.......\spi_defines.v
...\....\.......\...\.......\spi_shift.v
...\....\.......\...\.......\spi_top.v
...\....\.......\...\.......\timescale.v
...\....\.......\sim
...\....\.......\...\run
...\....\.......\...\...\sim
...\....\.......\...\...\tcl.scr
...\....\rel_1
...\....\.....\bench
...\....\.....\.....\verilog
...\....\.....\.....\.......\spi_slave_model.v
...\....\.....\.....\.......\tb_spi_top.v
...\....\.....\.....\.......\wb_master_model.v
...\....\.....\doc
...\....\.....\...\spi.pdf
...\....\.....\...\src
...\....\.....\...\...\spi.doc
...\....\.....\rtl
...\....\.....\...\verilog
...\....\.....\...\.......\spi_clgen.v
...\....\.....\...\.......\spi_defines.v
...\....\.....\...\.......\spi_shift.v
...\....\.....\...\.......\spi_top.v
...\....\.....\...\.......\timescale.v
...\....\.....\sim
...\....\.....\...\run
...\....\.....\...\...\sim
...\....\.....\...\...\tcl.scr
...\....\rel_2
...\....\.....\bench
...\....\.....\.....\verilog
...\....\.....\.....\.......\spi_slave_model.v
...\....\.....\.....\.......\tb_spi_top.v
...\....\.....\.....\.......\wb_master_model.v
...\....\.....\doc
...\....\.....\...\spi.pdf
...\....\.....\...\src
...\....\.....\...\...\spi.doc
...\....\.....\rtl
...\....\.....\...\verilog
...\....\.....\...\.......\spi_clgen.v
...\....\.....\...\.......\spi_defines.v
...\....\.....\...\.......\spi_shift.v
...\....\.....\...\.......\spi_top.v
...\....\.....\...\.......\timescale.v
...\....\.....\sim
...\....\.....\...\run
...\....\.....\...\...\sim
...\....\.....\...\...\tcl.scr
...\....\rel_3
...\....\.....\bench
...\....\.....\.....\verilog
...\....\.....\.....\.......\spi_slave_model.v
...\....\.....\.....\.......\tb_spi_top.v
...\....\.....\.....\.......\wb_master_model.v
...\....\.....\doc
...\....\.....\...\spi.pdf
...\....\.....\...\src
...\....\.....\...\...\spi.doc
...\....\.....\rtl
...\....\.....\...\verilog
...\....\.....\...\.......\spi_clgen.v
...\....\.....\...\.......\spi_defines.v
...\....\.....\...\.......\spi_shift.v
...\....\.....\...\.......\spi_top.v
...\....\.....\...\.......\timescale.v
...\....\.....\sim
...\....\.....\...\run