文件名称:clock_timer

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2013-04-07
  • 文件大小:
  • 56kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • d***
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介绍说明--下载内容均来自于网络,请自行研究使用

时钟,计时器,23小时59分59秒的时钟,可自动进位计时,Verilog编写-Clock, timer, 23 hours, 59 minutes, 59 seconds of clock, automatic binary timing, Verilog prepared
(系统自动生成,下载前可以参看下载内容)

下载文件列表





clock_timer

...........\clock_timer.asm.rpt

...........\clock_timer.bsf

...........\clock_timer.done

...........\clock_timer.dpf

...........\clock_timer.fit.rpt

...........\clock_timer.fit.smsg

...........\clock_timer.fit.summary

...........\clock_timer.flow.rpt

...........\clock_timer.map.rpt

...........\clock_timer.map.summary

...........\clock_timer.pin

...........\clock_timer.pof

...........\clock_timer.qpf

...........\clock_timer.qsf

...........\clock_timer.qws

...........\clock_timer.sof

...........\clock_timer.tan.rpt

...........\clock_timer.tan.summary

...........\clock_timer.v

...........\clock_timer.v.bak

...........\clock_timer_assignment_defaults.qdf

...........\db

...........\..\clock_timer.db_info

...........\..\clock_timer.eco.cdb

...........\..\clock_timer.map.qmsg

...........\..\clock_timer.sld_design_entry.sci

...........\fpga_starter_pin.tcl

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