文件名称:Chapter-9

  • 所属分类:
  • 书籍源码
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2013-09-29
  • 文件大小:
  • 3.77mb
  • 下载次数:
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9.1 异步FIFO设计实例 

9.2 DDR SDRAM Controller设计实例-9.1 Asynchronous FIFO design example 9.2 DDR SDRAM Controller Design Example
(系统自动生成,下载前可以参看下载内容)

下载文件列表





Chapter-9\9.1\chart\Thumbs.db

.........\...\.....\图9-10.bmp

.........\...\.....\图9-4.bmp

.........\...\.....\图9-5.bmp

.........\...\.....\图9-6.bmp

.........\...\.....\图9-9.bmp

.........\...\fifo.cr.mti

.........\...\fifo.mpf

.........\...\generic_fifo_sc.v

.........\...\note.txt

.........\...\test_bench_top.v

.........\...\timescale.v

.........\...\transcript

.........\...\vsim.wlf

.........\...\wave\generic_dpram.bmp

.........\...\....\generic_fifo_sc.bmp

.........\...\....\test_bench_top.bmp

.........\...\....\Thumbs.db

.........\...\.ork\generic_dpram\verilog.asm

.........\...\....\.............\_primary.dat

.........\...\....\.............\_primary.vhd

.........\...\....\........fifo_dc\verilog.asm

.........\...\....\...............\_primary.dat

.........\...\....\...............\_primary.vhd

.........\...\....\..............._gray\verilog.asm

.........\...\....\....................\_primary.dat

.........\...\....\....................\_primary.vhd

.........\...\....\.............lfsr\verilog.asm

.........\...\....\.................\_primary.dat

.........\...\....\.................\_primary.vhd

.........\...\....\.............sc\verilog.asm

.........\...\....\...............\_primary.dat

.........\...\....\...............\_primary.vhd

.........\...\....\..............._a\verilog.asm

.........\...\....\.................\_primary.dat

.........\...\....\.................\_primary.vhd

.........\...\....\lfsr\verilog.asm

.........\...\....\....\_primary.dat

.........\...\....\....\_primary.vhd

.........\...\....\test_bench_top\verilog.asm

.........\...\....\..............\_primary.dat

.........\...\....\..............\_primary.vhd

.........\...\....\_info

.........\..2\altclklock.v

.........\...\chart\Thumbs.db

.........\...\.....\图9-16.bmp

.........\...\.....\图9-17.bmp

.........\...\.....\图9-19.bmp

.........\...\.....\图9-20.bmp

.........\...\.....\图9-22.bmp

.........\...\.....\图9-23.bmp

.........\...\.....\图9-26.bmp

.........\...\.....\图9-27.bmp

.........\...\ddr.cr.mti

.........\...\ddr.mpf

.........\...\ddr_Command.v

.........\...\ddr_control_interface.v

.........\...\ddr_data_path.v

.........\...\ddr_sdram.v

.........\...\ddr_sdram_tb.v

.........\...\note.txt

.........\...\Params.v

.........\...\pll1.v

.........\...\transcript

.........\...\vsim.wlf

.........\...\wave\ddr_command.bmp

.........\...\....\ddr_control_interface.bmp

.........\...\....\ddr_data_path.bmp

.........\...\....\ddr_sdram.bmp

.........\...\....\ddr_sdram_tb.bmp

.........\...\....\Thumbs.db

.........\...\.ork\altclklock\verilog.asm

.........\...\....\..........\_primary.dat

.........\...\....\..........\_primary.vhd

.........\...\....\ddr_command\verilog.asm

.........\...\....\...........\_primary.dat

.........\...\....\...........\_primary.vhd

.........\...\....\......ntrol_interface\verilog.asm

.........\...\....\.....................\_primary.dat

.........\...\....\.....................\_primary.vhd

.........\...\....\....data_path\verilog.asm

.........\...\....\.............\_primary.dat

.........\...\....\.............\_primary.vhd

.........\...\....\....sdram\verilog.asm

.........\...\....\.........\_primary.dat

.........\...\....\.........\_primary.vhd

.........\...\....\........._tb\verilog.asm

.........\...\....\............\_primary.dat

.........\...\....\............\_primary.vhd

.........\...\....\mt46v4m16\verilog.asm

.........\...\....\.........\_primary.dat

.........\...\....\.........\_primary.vhd

.........\...\....\pll1\transcript

.........\...\....\....\verilog.asm

.........\...\....\....\_primary.dat

.........\...\....\....\_primary.vhd

.........\...\....\_info

.........\..1\work\generic_dpram

.........\...\....\generic_fifo_dc

.........\...\....\generic_fifo_dc_gray

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