已仿真过的用verilog编写的频率计源代码\完整数字频率计_verilog代码\main\cmp_state.ini

.....................................\..........................\....\counter.v

.....................................\..........................\....\data_mux.v

.....................................\..........................\....\.b\main.asm.qmsg

.....................................\..........................\....\..\main.cmp.cdb

.....................................\..........................\....\..\main.cmp.ddb

.....................................\..........................\....\..\main.cmp.hdb

.....................................\..........................\....\..\main.cmp.rdb

.....................................\..........................\....\..\main.cmp.tdb

.....................................\..........................\....\..\main.cmp0.ddb

.....................................\..........................\....\..\main.db_info

.....................................\..........................\....\..\main.eco.cdb

.....................................\..........................\....\..\main.eds_overflow

.....................................\..........................\....\..\main.fit.qmsg

.....................................\..........................\....\..\main.hier_info

.....................................\..........................\....\..\main.hif

.....................................\..........................\....\..\main.map.cdb

.....................................\..........................\....\..\main.map.hdb

.....................................\..........................\....\..\main.map.qmsg

.....................................\..........................\....\..\main.pre_map.cdb

.....................................\..........................\....\..\main.pre_map.hdb

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.....................................\..........................\....\..\main.sgdiff.hdb

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.....................................\..........................\....\..\main.sim.rdb

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.....................................\..........................\....\..\main.sld_design_entry.sci

.....................................\..........................\....\..\main.sld_design_entry_dsc.sci

.....................................\..........................\....\..\main.syn_hier_info

.....................................\..........................\....\..\main.tan.qmsg

.....................................\..........................\....\..\main_cmp.qrpt

.....................................\..........................\....\..\main_sim.qrpt

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.....................................\..........................\....\dispselect.v

.....................................\..........................\....\fdiv.v

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.....................................\..........................\....\main.bdf

.....................................\..........................\....\main.done

.....................................\..........................\....\main.fit.eqn

.....................................\..........................\....\main.fit.rpt

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