文件名称:LCD_VHDL
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程序实现的功能是标准的16×2字符型液晶模块上显示Welcome RedLogic World!字符串
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压缩包 : 93317441lcd_vhdl.rar 列表 S4_LCD_VHDL\程序说明.txt S4_LCD_VHDL\Doc\程序说明.txt S4_LCD_VHDL\Src\char_ram.vhd S4_LCD_VHDL\Src\DIV16.v S4_LCD_VHDL\Src\lcd.vhd S4_LCD_VHDL\Proj\cmp_state.ini S4_LCD_VHDL\Proj\div16.bsf S4_LCD_VHDL\Proj\lcd.bsf S4_LCD_VHDL\Proj\LCD_test.bdf S4_LCD_VHDL\Proj\lcd_test.bsf S4_LCD_VHDL\Proj\LCD_Test.qpf S4_LCD_VHDL\Proj\LCD_Test.qws S4_LCD_VHDL\Proj\Proj.asm.rpt S4_LCD_VHDL\Proj\Proj.cdf S4_LCD_VHDL\Proj\Proj.done S4_LCD_VHDL\Proj\Proj.fit.eqn S4_LCD_VHDL\Proj\Proj.fit.rpt S4_LCD_VHDL\Proj\Proj.fit.summary S4_LCD_VHDL\Proj\Proj.flow.rpt S4_LCD_VHDL\Proj\Proj.map.eqn S4_LCD_VHDL\Proj\Proj.map.rpt S4_LCD_VHDL\Proj\Proj.map.summary S4_LCD_VHDL\Proj\Proj.pin S4_LCD_VHDL\Proj\Proj.pof S4_LCD_VHDL\Proj\Proj.qsf S4_LCD_VHDL\Proj\Proj.sof S4_LCD_VHDL\Proj\Proj.tan.rpt S4_LCD_VHDL\Proj\Proj.tan.summary S4_LCD_VHDL\Proj\Proj_assignment_defaults.qdf S4_LCD_VHDL\Proj\Proj_description.txt S4_LCD_VHDL\Proj\char_ram.vhd S4_LCD_VHDL\Proj\DIV16.v S4_LCD_VHDL\Proj\lcd.vhd S4_LCD_VHDL\Proj\Proj.sim.rpt S4_LCD_VHDL\Proj\Proj.vwf S4_LCD_VHDL\Proj\db\cntr_ea7.tdf S4_LCD_VHDL\Proj\db\cntr_ed8.tdf S4_LCD_VHDL\Proj\db\cntr_hd8.tdf S4_LCD_VHDL\Proj\db\Proj.sim.qmsg S4_LCD_VHDL\Proj\db\Proj.sld_design_entry.sci S4_LCD_VHDL\Proj\db\Proj.eco.cdb S4_LCD_VHDL\Proj\db\Proj.map.qmsg S4_LCD_VHDL\Proj\db\Proj.(2).cnf.cdb S4_LCD_VHDL\Proj\db\Proj.(2).cnf.hdb S4_LCD_VHDL\Proj\db\Proj.(3).cnf.cdb S4_LCD_VHDL\Proj\db\Proj.(3).cnf.hdb S4_LCD_VHDL\Proj\db\Proj.sim.rdb S4_LCD_VHDL\Proj\db\Proj.cbx.xml S4_LCD_VHDL\Proj\db\Proj.rtlv_sg.cdb S4_LCD_VHDL\Proj\db\Proj.cmp.rdb S4_LCD_VHDL\Proj\db\Proj.map.hdb S4_LCD_VHDL\Proj\db\Proj.rtlv_sg_swap.cdb S4_LCD_VHDL\Proj\db\Proj.db_info S4_LCD_VHDL\Proj\db\Proj.rtlv.hdb S4_LCD_VHDL\Proj\db\Proj.map.cdb S4_LCD_VHDL\Proj\db\Proj.hier_info S4_LCD_VHDL\Proj\db\Proj.hif S4_LCD_VHDL\Proj\db\Proj.pre_map.hdb S4_LCD_VHDL\Proj\db\Proj.pre_map.cdb S4_LCD_VHDL\Proj\db\Proj.sgdiff.cdb S4_LCD_VHDL\Proj\db\Proj.sgdiff.hdb S4_LCD_VHDL\Proj\db\Proj.psp S4_LCD_VHDL\Proj\db\Proj.sld_design_entry_dsc.sci S4_LCD_VHDL\Proj\db\Proj.fit.qmsg S4_LCD_VHDL\Proj\db\Proj.sim.hdb S4_LCD_VHDL\Proj\db\Proj.cmp0.ddb S4_LCD_VHDL\Proj\db\Proj.cmp.cdb S4_LCD_VHDL\Proj\db\Proj.asm.qmsg S4_LCD_VHDL\Proj\db\Proj.cmp.hdb S4_LCD_VHDL\Proj\db\Proj.tan.qmsg S4_LCD_VHDL\Proj\db\Proj.signalprobe.cdb S4_LCD_VHDL\Proj\db\Proj.cmp.tdb S4_LCD_VHDL\Proj\db\Proj.syn_hier_info S4_LCD_VHDL\Proj\db\Proj_cmp.qrpt S4_LCD_VHDL\Proj\db\Proj.(0).cnf.cdb S4_LCD_VHDL\Proj\db\Proj.(0).cnf.hdb S4_LCD_VHDL\Proj\db\Proj.(1).cnf.cdb S4_LCD_VHDL\Proj\db\Proj.(1).cnf.hdb S4_LCD_VHDL\Proj\db\Proj.eds_overflow S4_LCD_VHDL\Proj\db\Proj_sim.qrpt S4_LCD_VHDL\Proj\db S4_LCD_VHDL\Doc S4_LCD_VHDL\Src S4_LCD_VHDL\Proj S4_LCD_VHDL