文件名称:digital_clock
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用verlog语言编的一个很好的综合实验,特别适合于FPGA/CPLD的初学者-verlog language with a good addendum to the comprehensive experiment, particularly suitable for FPGA / CPLD beginners
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压缩包 : 35738610digital_clock.rar 列表 数字时钟\clock.asm.rpt 数字时钟\clock.cdf 数字时钟\clock.done 数字时钟\clock.fit.eqn 数字时钟\clock.fit.rpt 数字时钟\clock.fit.summary 数字时钟\clock.flow.rpt 数字时钟\clock.map.eqn 数字时钟\clock.map.rpt 数字时钟\clock.map.summary 数字时钟\clock.pin 数字时钟\clock.pof 数字时钟\clock.qpf 数字时钟\clock.qsf 数字时钟\clock.qws 数字时钟\clock.tan.rpt 数字时钟\clock.tan.summary 数字时钟\clock.v 数字时钟\clock.v.bak 数字时钟\cmp_state.ini 数字时钟\db\add_sub_bph.tdf 数字时钟\db\add_sub_onh.tdf 数字时钟\db\clock.(0).cnf.cdb 数字时钟\db\clock.(0).cnf.hdb 数字时钟\db\clock.(1).cnf.cdb 数字时钟\db\clock.(1).cnf.hdb 数字时钟\db\clock.(10).cnf.cdb 数字时钟\db\clock.(10).cnf.hdb 数字时钟\db\clock.(11).cnf.cdb 数字时钟\db\clock.(11).cnf.hdb 数字时钟\db\clock.(2).cnf.cdb 数字时钟\db\clock.(2).cnf.hdb 数字时钟\db\clock.(3).cnf.cdb 数字时钟\db\clock.(3).cnf.hdb 数字时钟\db\clock.(4).cnf.cdb 数字时钟\db\clock.(4).cnf.hdb 数字时钟\db\clock.(5).cnf.cdb 数字时钟\db\clock.(5).cnf.hdb 数字时钟\db\clock.(6).cnf.cdb 数字时钟\db\clock.(6).cnf.hdb 数字时钟\db\clock.(7).cnf.cdb 数字时钟\db\clock.(7).cnf.hdb 数字时钟\db\clock.(8).cnf.cdb 数字时钟\db\clock.(8).cnf.hdb 数字时钟\db\clock.(9).cnf.cdb 数字时钟\db\clock.(9).cnf.hdb 数字时钟\db\clock.asm.qmsg 数字时钟\db\clock.cbx.xml 数字时钟\db\clock.cmp.cdb 数字时钟\db\clock.cmp.hdb 数字时钟\db\clock.cmp.rdb 数字时钟\db\clock.cmp.tdb 数字时钟\db\clock.cmp0.ddb 数字时钟\db\clock.db_info 数字时钟\db\clock.eco.cdb 数字时钟\db\clock.fit.qmsg 数字时钟\db\clock.hier_info 数字时钟\db\clock.hif 数字时钟\db\clock.map.cdb 数字时钟\db\clock.map.hdb 数字时钟\db\clock.map.qmsg 数字时钟\db\clock.pre_map.cdb 数字时钟\db\clock.pre_map.hdb 数字时钟\db\clock.psp 数字时钟\db\clock.rtlv.hdb 数字时钟\db\clock.rtlv_sg.cdb 数字时钟\db\clock.rtlv_sg_swap.cdb 数字时钟\db\clock.sgdiff.cdb 数字时钟\db\clock.sgdiff.hdb 数字时钟\db\clock.sld_design_entry.sci 数字时钟\db\clock.sld_design_entry_dsc.sci 数字时钟\db\clock.syn_hier_info 数字时钟\db\clock.tan.qmsg 数字时钟\db\clock_cmp.qrpt 数字时钟\db 数字时钟