文件名称:my_ip_core
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在quartusII下用verilog语言自己写的IP核，对FPGA开发初学者有帮助的。-in quartusII verilog using their own language to write the IP core, FPGA development beginners to help.
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压缩包 : 47651473my_ip_core.rar 列表 自己设计的ip核\sram读写\sram（写）.v 自己设计的ip核\sram读写\sramcontroller三路地址数据输入的sram控制器.v 自己设计的ip核\sram读写\suanfa（sram读）.v 自己设计的ip核\sram读写 自己设计的ip核\模拟图像采集（ntrc格式）\I2C_AV_Config.v 自己设计的ip核\模拟图像采集（ntrc格式）\说明.txt 自己设计的ip核\模拟图像采集（ntrc格式） 自己设计的ip核\模拟图像采集（pal格式）\DE2_TV.v 自己设计的ip核\模拟图像采集（pal格式）\RAM2.v 自己设计的ip核\模拟图像采集（pal格式）\itu_r656_decoder.v 自己设计的ip核\模拟图像采集（pal格式）\TV_to_VGA.v 自己设计的ip核\模拟图像采集（pal格式）\YCbCr2RGB.v 自己设计的ip核\模拟图像采集（pal格式）\I2C_AV_Config.v 自己设计的ip核\模拟图像采集（pal格式）\dul_port_c1024.v 自己设计的ip核\模拟图像采集（pal格式）\I2C_Controller.v 自己设计的ip核\模拟图像采集（pal格式）\VGA_Param.h 自己设计的ip核\模拟图像采集（pal格式）\说明.txt 自己设计的ip核\模拟图像采集（pal格式） 自己设计的ip核\vga控制器\说明.txt 自己设计的ip核\vga控制器\Img_RAM.v 自己设计的ip核\vga控制器\VGA_Controller.v 自己设计的ip核\vga控制器\VGA_NIOS_CTRL.v 自己设计的ip核\vga控制器\VGA_OSD_RAM.v 自己设计的ip核\vga控制器\VGA_PLL.v 自己设计的ip核\vga控制器\xianka4\cb_generator.pl 自己设计的ip核\vga控制器\xianka4\class.ptf 自己设计的ip核\vga控制器\xianka4\hdl\Img_RAM.v 自己设计的ip核\vga控制器\xianka4\hdl\VGA_Controller.v 自己设计的ip核\vga控制器\xianka4\hdl\VGA_NIOS_CTRL.v 自己设计的ip核\vga控制器\xianka4\hdl\VGA_OSD_RAM.v 自己设计的ip核\vga控制器\xianka4\hdl\VGA_PLL.v 自己设计的ip核\vga控制器\xianka4\hdl 自己设计的ip核\vga控制器\xianka4 自己设计的ip核\vga控制器 自己设计的ip核\三路输入的sram控制器（利用已产生的时序）\mutuselect.v 自己设计的ip核\三路输入的sram控制器（利用已产生的时序） 自己设计的ip核\自己产生时序的sram控制器\DE2_TV.v 自己设计的ip核\自己产生时序的sram控制器\说明.txt 自己设计的ip核\自己产生时序的sram控制器 自己设计的ip核