文件名称:Verilog_Development_Board_Sources

  • 所属分类:
  • 其它资源
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2008-10-13
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  • 3.01mb
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朋友,我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的,现在就将她的Verilog源码也一并贡献给大家:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code quite welcome, Now she will also be Verilog source contribution to everyone : eight priority encoder, multipliers, Multi-channel selector, binary to BCD, adder, subtraction device, the simple state machine, four comparators, 7 of the digital control, i2c bus, lcd LCD allocated code switches, serial port, the buzzer sounded, matrix keyboards, Bomadeng. Traffic lights, digital clock
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压缩包 : 65520784verilog_development_board_sources.rar 列表
Verilog\基础实验\8位优先编码器\.xhdl3.xref
Verilog\基础实验\8位优先编码器\cmp_state.ini
Verilog\基础实验\8位优先编码器\db\encode.(0).cnf.cdb
Verilog\基础实验\8位优先编码器\db\encode.(0).cnf.hdb
Verilog\基础实验\8位优先编码器\db\encode.asm.qmsg
Verilog\基础实验\8位优先编码器\db\encode.cbx.xml
Verilog\基础实验\8位优先编码器\db\encode.cmp.cdb
Verilog\基础实验\8位优先编码器\db\encode.cmp.hdb
Verilog\基础实验\8位优先编码器\db\encode.cmp.rdb
Verilog\基础实验\8位优先编码器\db\encode.cmp.tdb
Verilog\基础实验\8位优先编码器\db\encode.cmp0.ddb
Verilog\基础实验\8位优先编码器\db\encode.db_info
Verilog\基础实验\8位优先编码器\db\encode.eco.cdb
Verilog\基础实验\8位优先编码器\db\encode.fit.qmsg
Verilog\基础实验\8位优先编码器\db\encode.hier_info
Verilog\基础实验\8位优先编码器\db\encode.hif
Verilog\基础实验\8位优先编码器\db\encode.map.cdb
Verilog\基础实验\8位优先编码器\db\encode.map.hdb
Verilog\基础实验\8位优先编码器\db\encode.map.qmsg
Verilog\基础实验\8位优先编码器\db\encode.pre_map.cdb
Verilog\基础实验\8位优先编码器\db\encode.pre_map.hdb
Verilog\基础实验\8位优先编码器\db\encode.psp
Verilog\基础实验\8位优先编码器\db\encode.rtlv.hdb
Verilog\基础实验\8位优先编码器\db\encode.rtlv_sg.cdb
Verilog\基础实验\8位优先编码器\db\encode.rtlv_sg_swap.cdb
Verilog\基础实验\8位优先编码器\db\encode.sgdiff.cdb
Verilog\基础实验\8位优先编码器\db\encode.sgdiff.hdb
Verilog\基础实验\8位优先编码器\db\encode.sld_design_entry.sci
Verilog\基础实验\8位优先编码器\db\encode.sld_design_entry_dsc.sci
Verilog\基础实验\8位优先编码器\db\encode.syn_hier_info
Verilog\基础实验\8位优先编码器\db\encode.tan.qmsg
Verilog\基础实验\8位优先编码器\db\encode_cmp.qrpt
Verilog\基础实验\8位优先编码器\db
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Verilog\基础实验\8位优先编码器\encode.tan.summary
Verilog\基础实验\8位优先编码器\encode.v
Verilog\基础实验\8位优先编码器\encode.v.bak
Verilog\基础实验\8位优先编码器
Verilog\基础实验\乘法器\.xhdl3.xref
Verilog\基础实验\乘法器\cmp_state.ini
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Verilog\基础实验\乘法器\db\mlt_cmp.qrpt
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Verilog\基础实验\乘法器\mlt.pin
Verilog\基础实验\乘法器\mlt.pof
Verilog\基础实验\乘法器\mlt.qpf
Verilog\基础实验\乘法器\mlt.qsf
Verilog\基础实验\乘法器\mlt.qws
Verilog\基础实验\乘法器\mlt.tan.rpt
Verilog\基础实验\乘法器\mlt.tan.summary
Verilog\基础实验\乘法器\mlt.v
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Verilog\基础实验\乘法器
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Verilog\基础实验\二进制转BCD码\bcd.v
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Verilog\基础实验\二进制转BCD码\db\add_sub_5ph.tdf
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Verilog\基础实验\二进制转BCD码\db\bcd.fit.qmsg
Verilog\基础实验\二进制转BCD码\db\bcd.hier_info
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Verilog\基础实验\二进制转BCD码\db\bcd.sld_design_entry.sci
Verilog\基础实验\二进制转BCD码\db\bcd.sld_design_entry_dsc.sci
Verilog\基础实验\二进制转BCD码\db\bcd.syn_hier_info
Verilog\基础实验\二进制转BCD码\db\bcd.tan.qmsg
Verilog\基础实验\二进制转BCD码\db\bcd_cmp.qrpt
Verilog\基础实验\二进制转BCD码\db
Verilog\基础实验\二进制转BCD码
Verilog\基础实验\减法器\.xhdl3.xref
Verilog\基础实验\减法器\cmp_state.ini
Verilog\基础实验\减法器\db\add_sub_4kh.tdf
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Verilog\基础实验\减法器\db\sub.(1).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(2).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(3).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(4).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(5).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(6).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(7).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(8).cnf.hdb
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Verilog\基础实验\减法器\db\sub.(9).cnf.hdb
Verilog\基础实验\减法器\db\sub.asm.qmsg
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Verilog\基础实验\减法器\db\sub.cmp.cdb
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Verilog\基础实验\减法器\db\sub.hier_info
Verilog\基础实验\减法器\db\sub.hif
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Verilog\基础实验\减法器\db\sub.syn_hier_info
Verilog\基础实验\减法器\db\sub.tan.qmsg
Verilog\基础实验\减法器\db\sub_cmp.qrpt
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Verilog\基础实验\减法器\sub.done
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Verilog\基础实验\减法器\sub.map.rpt
Verilog\基础实验\减法器\sub.map.summary
Verilog\基础实验\减法器\sub.pin
Verilog\基础实验\减法器\sub.pof
Verilog\基础实验\减法器\sub.qpf
Verilog\基础实验\减法器\sub.qsf
Verilog\基础实验\减法器\sub.qws
Verilog\基础实验\减法器\sub.tan.rpt
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Verilog\基础实验\减法器\sub.v
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Verilog\基础实验\减法器
Verilog\基础实验\加法器\.xhdl3.xref
Verilog\基础实验\加法器\add.asm.rpt
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Verilog\基础实验\加法器\add.fit.rpt
Verilog\基础实验\加法器\add.fit.summary
Verilog\基础实验\加法器\add.flow.rpt
Verilog\基础实验\加法器\add.map.eqn
Verilog\基础实验\加法器\add.map.rpt
Verilog\基础实验\加法器\add.map.summary
Verilog\基础实验\加法器\add.pin
Verilog\基础实验\加法器\add.pof
Verilog\基础实验\加法器\add.ppl
Verilog\基础实验\加法器\add.qpf
Verilog\基础实验\加法器\add.qsf
Verilog\基础实验\加法器\add.qws
Verilog\基础实验\加法器\add.sim.rpt
Verilog\基础实验\加法器\add.tan.rpt
Verilog\基础实验\加法器\add.tan.summary
Verilog\基础实验\加法器\add.v
Verilog\基础实验\加法器\add.v.bak
Verilog\基础实验\加法器\add.vwf
Verilog\基础实验\加法器\cmp_state.ini
Verilog\基础实验\加法器\db\add.(0).cnf.cdb
Verilog\基础实验\加法器\db\add.(0).cnf.hdb
Verilog\基础实验\加法器\db\add.asm.qmsg
Verilog\基础实验\加法器\db\add.cbx.xml
Verilog\基础实验\加法器\db\add.cmp.cdb
Verilog\基础实验\加法器\db\add.cmp.hdb
Verilog\基础实验\加法器\db\add.cmp.rdb
Verilog\基础实验\加法器\db\add.cmp.tdb
Verilog\基础实验\加法器\db\add.cmp0.ddb
Verilog\基础实验\加法器\db\add.db_info
Verilog\基础实验\加法器\db\add.eco.cdb
Verilog\基础实验\加法器\db\add.fit.qmsg
Verilog\基础实验\加法器\db\add.hier_info
Verilog\基础实验\加法器\db\add.hif
Verilog\基础实验\加法器\db\add.map.cdb
Verilog\基础实验\加法器\db\add.map.hdb
Verilog\基础实验\加法器\db\add.map.qmsg
Verilog\基础实验\加法器\db\add.pre_map.cdb
Verilog\基础实验\加法器\db\add.pre_map.hdb
Verilog\基础实验\加法器\db\add.psp
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Verilog\基础实验\加法器\db\add.sgdiff.cdb
Verilog\基础实验\加法器\db\add.sgdiff.hdb
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Verilog\基础实验\加法器\db\add.sim.qmsg
Verilog\基础实验\加法器\db\add.sim.rdb
Verilog\基础实验\加法器\db\add.sim.vwf
Verilog\基础实验\加法器\db\add.sld_design_entry.sci
Verilog\基础实验\加法器\db\add.sld_design_entry_dsc.sci
Verilog\基础实验\加法器\db\add.syn_hier_info
Verilog\基础实验\加法器\db\add.tan.qmsg
Verilog\基础实验\加法器\db\add_cmp.qrpt
Verilog\基础实验\加法器\db\add_sim.qrpt
Verilog\基础实验\加法器\db\add_sub_3kh.tdf
Verilog\基础实验\加法器\db
Verilog\基础实验\加法器
Verilog\基础实验\四位比较器\.xhdl3.xref
Verilog\基础实验\四位比较器\cmp.asm.rpt
Verilog\基础实验\四位比较器\cmp.cdf
Verilog\基础实验\四位比较器\cmp.done
Verilog\基础实验\四位比较器\cmp.fit.eqn
Verilog\基础实验\四位比较器\cmp.fit.rpt
Verilog\基础实验\四位比较器\cmp.fit.summary
Verilog\基础实验\四位比较器\cmp.flow.rpt
Verilog\基础实验\四位比较器\cmp.map.eqn
Verilog\基础实验\四位比较器\cmp.map.rpt
Verilog\基础实验\四位比较器\cmp.map.summary
Verilog\基础实验\四位比较器\cmp.pin
Verilog\基础实验\四位比较器\cmp.pof
Verilog\基础实验\四位比较器\cmp.qpf
Verilog\基础实验\四位比较器\cmp.qsf
Verilog\基础实验\四位比较器\cmp.qws
Verilog\基础实验\四位比较器\cmp.tan.rpt
Verilog\基础实验\四位比较器\cmp.tan.summary
Verilog\基础实验\四位比较器\cmp.v
Verilog\基础实验\四位比较器\cmp.v.bak
Verilog\基础实验\四位比较器\cmp_state.ini
Verilog\基础实验\四位比较器\db\cmp.(0).cnf.cdb
Verilog\基础实验\四位比较器\db\cmp.(0).cnf.hdb
Verilog\基础实验\四位比较器\db\cmp.asm.qmsg
Verilog\基础实验\四位比较器\db\cmp.cbx.xml
Verilog\基础实验\四位比较器\db\cmp.cmp.cdb
Verilog\基础实验\四位比较器\db\cmp.cmp.hdb
Verilog\基础实验\四位比较器\db\cmp.cmp.rdb
Verilog\基础实验\四位比较器\db\cmp.cmp.tdb
Verilog\基础实验\四位比较器\db\cmp.cmp0.ddb
Verilog\基础实验\四位比较器\db\cmp.db_info
Verilog\基础实验\四位比较器\db\cmp.eco.cdb
Verilog\基础实验\四位比较器\db\cmp.fit.qmsg
Verilog\基础实验\四位比较器\db\cmp.hier_info
Verilog\基础实验\四位比较器\db\cmp.hif
Verilog\基础实验\四位比较器\db\cmp.map.cdb
Verilog\基础实验\四位比较器\db\cmp.map.hdb
Verilog\基础实验\四位比较器\db\cmp.map.qmsg
Verilog\基础实验\四位比较器\db\cmp.pre_map.cdb
Verilog\基础实验\四位比较器\db\cmp.pre_map.hdb
Verilog\基础实验\四位比较器\db\cmp.psp
Verilog\基础实验\四位比较器\db\cmp.rtlv.hdb
Verilog\基础实验\四位比较器\db\cmp.rtlv_sg.cdb
Verilog\基础实验\四位比较器\db\cmp.rtlv_sg_swap.cdb
Verilog\基础实验\四位比较器\db\cmp.sgdiff.cdb
Verilog\基础实验\四位比较器\db\cmp.sgdiff.hdb
Verilog\基础实验\四位比较器\db\cmp.sld_design_entry.sci
Verilog\基础实验\四位比较器\db\cmp.sld_design_entry_dsc.sci
Verilog\基础实验\四位比较器\db\cmp.syn_hier_info
Verilog\基础实验\四位比较器\db\cmp.tan.qmsg
Verilog\基础实验\四位比较器\db\cmp_cmp.qrpt
Verilog\基础实验\四位比较器\db
Verilog\基础实验\四位比较器
Verilog\基础实验\多路选择器\.xhdl3.xref
Verilog\基础实验\多路选择器\cmp_state.ini
Verilog\基础实验\多路选择器\db\mux.(0).cnf.cdb
Verilog\基础实验\多路选择器\db\mux.(0).cnf.hdb
Verilog\基础实验\多路选择器\db\mux.asm.qmsg
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Verilog\基础实验\多路选择器\db\mux.cmp.cdb
Verilog\基础实验\多路选择器\db\mux.cmp.hdb
Verilog\基础实验\多路选择器\db\mux.cmp.rdb
Verilog\基础实验\多路选择器\db\mux.cmp.tdb
Verilog\基础实验\多路选择器\db\mux.cmp0.ddb
Verilog\基础实验\多路选择器\db\mux.db_info
Verilog\基础实验\多路选择器\db\mux.eco.cdb
Verilog\基础实验\多路选择器\db\mux.fit.qmsg
Verilog\基础实验\多路选择器\db\mux.hier_info
Verilog\基础实验\多路选择器\db\mux.hif
Verilog\基础实验\多路选择器\db\mux.map.cdb
Verilog\基础实验\多路选择器\db\mux.map.hdb
Verilog\基础实验\多路选择器\db\mux.map.qmsg
Verilog\基础实验\多路选择器\db\mux.pre_map.cdb
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Verilog\接口实验\i2c总线
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Verilog

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