文件名称:Verilog_Development_Board_Sources
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朋友,我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的,现在就将她的Verilog源码也一并贡献给大家:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code quite welcome, Now she will also be Verilog source contribution to everyone : eight priority encoder, multipliers, Multi-channel selector, binary to BCD, adder, subtraction device, the simple state machine, four comparators, 7 of the digital control, i2c bus, lcd LCD allocated code switches, serial port, the buzzer sounded, matrix keyboards, Bomadeng. Traffic lights, digital clock
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压缩包 : 65520784verilog_development_board_sources.rar 列表 Verilog\基础实验\8位优先编码器\.xhdl3.xref Verilog\基础实验\8位优先编码器\cmp_state.ini Verilog\基础实验\8位优先编码器\db\encode.(0).cnf.cdb Verilog\基础实验\8位优先编码器\db\encode.(0).cnf.hdb Verilog\基础实验\8位优先编码器\db\encode.asm.qmsg Verilog\基础实验\8位优先编码器\db\encode.cbx.xml Verilog\基础实验\8位优先编码器\db\encode.cmp.cdb Verilog\基础实验\8位优先编码器\db\encode.cmp.hdb Verilog\基础实验\8位优先编码器\db\encode.cmp.rdb Verilog\基础实验\8位优先编码器\db\encode.cmp.tdb Verilog\基础实验\8位优先编码器\db\encode.cmp0.ddb Verilog\基础实验\8位优先编码器\db\encode.db_info Verilog\基础实验\8位优先编码器\db\encode.eco.cdb Verilog\基础实验\8位优先编码器\db\encode.fit.qmsg Verilog\基础实验\8位优先编码器\db\encode.hier_info Verilog\基础实验\8位优先编码器\db\encode.hif Verilog\基础实验\8位优先编码器\db\encode.map.cdb Verilog\基础实验\8位优先编码器\db\encode.map.hdb Verilog\基础实验\8位优先编码器\db\encode.map.qmsg Verilog\基础实验\8位优先编码器\db\encode.pre_map.cdb Verilog\基础实验\8位优先编码器\db\encode.pre_map.hdb Verilog\基础实验\8位优先编码器\db\encode.psp Verilog\基础实验\8位优先编码器\db\encode.rtlv.hdb Verilog\基础实验\8位优先编码器\db\encode.rtlv_sg.cdb Verilog\基础实验\8位优先编码器\db\encode.rtlv_sg_swap.cdb Verilog\基础实验\8位优先编码器\db\encode.sgdiff.cdb Verilog\基础实验\8位优先编码器\db\encode.sgdiff.hdb Verilog\基础实验\8位优先编码器\db\encode.sld_design_entry.sci Verilog\基础实验\8位优先编码器\db\encode.sld_design_entry_dsc.sci Verilog\基础实验\8位优先编码器\db\encode.syn_hier_info Verilog\基础实验\8位优先编码器\db\encode.tan.qmsg Verilog\基础实验\8位优先编码器\db\encode_cmp.qrpt Verilog\基础实验\8位优先编码器\db Verilog\基础实验\8位优先编码器\encode.asm.rpt Verilog\基础实验\8位优先编码器\encode.cdf Verilog\基础实验\8位优先编码器\encode.done Verilog\基础实验\8位优先编码器\encode.fit.eqn Verilog\基础实验\8位优先编码器\encode.fit.rpt Verilog\基础实验\8位优先编码器\encode.fit.summary Verilog\基础实验\8位优先编码器\encode.flow.rpt Verilog\基础实验\8位优先编码器\encode.map.eqn Verilog\基础实验\8位优先编码器\encode.map.rpt Verilog\基础实验\8位优先编码器\encode.map.summary Verilog\基础实验\8位优先编码器\encode.pin Verilog\基础实验\8位优先编码器\encode.pof Verilog\基础实验\8位优先编码器\encode.qpf Verilog\基础实验\8位优先编码器\encode.qsf Verilog\基础实验\8位优先编码器\encode.qws Verilog\基础实验\8位优先编码器\encode.tan.rpt Verilog\基础实验\8位优先编码器\encode.tan.summary Verilog\基础实验\8位优先编码器\encode.v Verilog\基础实验\8位优先编码器\encode.v.bak Verilog\基础实验\8位优先编码器 Verilog\基础实验\乘法器\.xhdl3.xref Verilog\基础实验\乘法器\cmp_state.ini Verilog\基础实验\乘法器\db\mlt.(0).cnf.cdb Verilog\基础实验\乘法器\db\mlt.(0).cnf.hdb Verilog\基础实验\乘法器\db\mlt.(1).cnf.cdb Verilog\基础实验\乘法器\db\mlt.(1).cnf.hdb Verilog\基础实验\乘法器\db\mlt.(2).cnf.cdb Verilog\基础实验\乘法器\db\mlt.(2).cnf.hdb Verilog\基础实验\乘法器\db\mlt.(3).cnf.cdb Verilog\基础实验\乘法器\db\mlt.(3).cnf.hdb Verilog\基础实验\乘法器\db\mlt.asm.qmsg Verilog\基础实验\乘法器\db\mlt.cbx.xml Verilog\基础实验\乘法器\db\mlt.cmp.cdb Verilog\基础实验\乘法器\db\mlt.cmp.hdb Verilog\基础实验\乘法器\db\mlt.cmp.rdb Verilog\基础实验\乘法器\db\mlt.cmp.tdb Verilog\基础实验\乘法器\db\mlt.cmp0.ddb Verilog\基础实验\乘法器\db\mlt.db_info Verilog\基础实验\乘法器\db\mlt.eco.cdb Verilog\基础实验\乘法器\db\mlt.fit.qmsg Verilog\基础实验\乘法器\db\mlt.hier_info Verilog\基础实验\乘法器\db\mlt.hif Verilog\基础实验\乘法器\db\mlt.map.cdb Verilog\基础实验\乘法器\db\mlt.map.hdb Verilog\基础实验\乘法器\db\mlt.map.qmsg Verilog\基础实验\乘法器\db\mlt.pre_map.cdb Verilog\基础实验\乘法器\db\mlt.pre_map.hdb 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Verilog\基础实验\二进制转BCD码\bcd.cdf Verilog\基础实验\二进制转BCD码\bcd.done Verilog\基础实验\二进制转BCD码\bcd.fit.eqn Verilog\基础实验\二进制转BCD码\bcd.fit.rpt Verilog\基础实验\二进制转BCD码\bcd.fit.summary Verilog\基础实验\二进制转BCD码\bcd.flow.rpt Verilog\基础实验\二进制转BCD码\bcd.map.eqn Verilog\基础实验\二进制转BCD码\bcd.map.rpt Verilog\基础实验\二进制转BCD码\bcd.map.summary Verilog\基础实验\二进制转BCD码\bcd.pin Verilog\基础实验\二进制转BCD码\bcd.pof Verilog\基础实验\二进制转BCD码\bcd.qpf Verilog\基础实验\二进制转BCD码\bcd.qsf Verilog\基础实验\二进制转BCD码\bcd.qws Verilog\基础实验\二进制转BCD码\bcd.tan.rpt Verilog\基础实验\二进制转BCD码\bcd.tan.summary Verilog\基础实验\二进制转BCD码\bcd.v Verilog\基础实验\二进制转BCD码\bcd.v.bak Verilog\基础实验\二进制转BCD码\cmp_state.ini Verilog\基础实验\二进制转BCD码\db\add_sub_5ph.tdf Verilog\基础实验\二进制转BCD码\db\bcd.(0).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(0).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(1).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(1).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(2).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(2).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(3).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(3).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(4).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(4).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(5).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(5).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(6).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(6).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(7).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(7).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(8).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(8).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.(9).cnf.cdb Verilog\基础实验\二进制转BCD码\db\bcd.(9).cnf.hdb Verilog\基础实验\二进制转BCD码\db\bcd.asm.qmsg Verilog\基础实验\二进制转BCD码\db\bcd.cbx.xml Verilog\基础实验\二进制转BCD码\db\bcd.cmp.cdb Verilog\基础实验\二进制转BCD码\db\bcd.cmp.hdb Verilog\基础实验\二进制转BCD码\db\bcd.cmp.rdb Verilog\基础实验\二进制转BCD码\db\bcd.cmp.tdb Verilog\基础实验\二进制转BCD码\db\bcd.cmp0.ddb Verilog\基础实验\二进制转BCD码\db\bcd.db_info Verilog\基础实验\二进制转BCD码\db\bcd.eco.cdb Verilog\基础实验\二进制转BCD码\db\bcd.fit.qmsg Verilog\基础实验\二进制转BCD码\db\bcd.hier_info Verilog\基础实验\二进制转BCD码\db\bcd.hif Verilog\基础实验\二进制转BCD码\db\bcd.map.cdb Verilog\基础实验\二进制转BCD码\db\bcd.map.hdb Verilog\基础实验\二进制转BCD码\db\bcd.map.qmsg Verilog\基础实验\二进制转BCD码\db\bcd.pre_map.cdb Verilog\基础实验\二进制转BCD码\db\bcd.pre_map.hdb Verilog\基础实验\二进制转BCD码\db\bcd.psp Verilog\基础实验\二进制转BCD码\db\bcd.rtlv.hdb Verilog\基础实验\二进制转BCD码\db\bcd.rtlv_sg.cdb Verilog\基础实验\二进制转BCD码\db\bcd.rtlv_sg_swap.cdb Verilog\基础实验\二进制转BCD码\db\bcd.sgdiff.cdb Verilog\基础实验\二进制转BCD码\db\bcd.sgdiff.hdb Verilog\基础实验\二进制转BCD码\db\bcd.sld_design_entry.sci Verilog\基础实验\二进制转BCD码\db\bcd.sld_design_entry_dsc.sci Verilog\基础实验\二进制转BCD码\db\bcd.syn_hier_info Verilog\基础实验\二进制转BCD码\db\bcd.tan.qmsg Verilog\基础实验\二进制转BCD码\db\bcd_cmp.qrpt Verilog\基础实验\二进制转BCD码\db Verilog\基础实验\二进制转BCD码 Verilog\基础实验\减法器\.xhdl3.xref Verilog\基础实验\减法器\cmp_state.ini Verilog\基础实验\减法器\db\add_sub_4kh.tdf Verilog\基础实验\减法器\db\sub.(0).cnf.cdb Verilog\基础实验\减法器\db\sub.(0).cnf.hdb Verilog\基础实验\减法器\db\sub.(1).cnf.cdb Verilog\基础实验\减法器\db\sub.(1).cnf.hdb Verilog\基础实验\减法器\db\sub.(2).cnf.cdb Verilog\基础实验\减法器\db\sub.(2).cnf.hdb Verilog\基础实验\减法器\db\sub.(3).cnf.cdb Verilog\基础实验\减法器\db\sub.(3).cnf.hdb Verilog\基础实验\减法器\db\sub.(4).cnf.cdb Verilog\基础实验\减法器\db\sub.(4).cnf.hdb Verilog\基础实验\减法器\db\sub.(5).cnf.cdb Verilog\基础实验\减法器\db\sub.(5).cnf.hdb Verilog\基础实验\减法器\db\sub.(6).cnf.cdb Verilog\基础实验\减法器\db\sub.(6).cnf.hdb Verilog\基础实验\减法器\db\sub.(7).cnf.cdb Verilog\基础实验\减法器\db\sub.(7).cnf.hdb Verilog\基础实验\减法器\db\sub.(8).cnf.cdb Verilog\基础实验\减法器\db\sub.(8).cnf.hdb Verilog\基础实验\减法器\db\sub.(9).cnf.cdb Verilog\基础实验\减法器\db\sub.(9).cnf.hdb Verilog\基础实验\减法器\db\sub.asm.qmsg Verilog\基础实验\减法器\db\sub.cbx.xml Verilog\基础实验\减法器\db\sub.cmp.cdb Verilog\基础实验\减法器\db\sub.cmp.hdb Verilog\基础实验\减法器\db\sub.cmp.rdb Verilog\基础实验\减法器\db\sub.cmp.tdb Verilog\基础实验\减法器\db\sub.cmp0.ddb Verilog\基础实验\减法器\db\sub.db_info Verilog\基础实验\减法器\db\sub.eco.cdb Verilog\基础实验\减法器\db\sub.fit.qmsg Verilog\基础实验\减法器\db\sub.hier_info Verilog\基础实验\减法器\db\sub.hif Verilog\基础实验\减法器\db\sub.map.cdb Verilog\基础实验\减法器\db\sub.map.hdb Verilog\基础实验\减法器\db\sub.map.qmsg Verilog\基础实验\减法器\db\sub.pre_map.cdb Verilog\基础实验\减法器\db\sub.pre_map.hdb Verilog\基础实验\减法器\db\sub.psp Verilog\基础实验\减法器\db\sub.rtlv.hdb Verilog\基础实验\减法器\db\sub.rtlv_sg.cdb Verilog\基础实验\减法器\db\sub.rtlv_sg_swap.cdb Verilog\基础实验\减法器\db\sub.sgdiff.cdb Verilog\基础实验\减法器\db\sub.sgdiff.hdb Verilog\基础实验\减法器\db\sub.sld_design_entry.sci Verilog\基础实验\减法器\db\sub.sld_design_entry_dsc.sci Verilog\基础实验\减法器\db\sub.syn_hier_info Verilog\基础实验\减法器\db\sub.tan.qmsg Verilog\基础实验\减法器\db\sub_cmp.qrpt Verilog\基础实验\减法器\db Verilog\基础实验\减法器\sub.asm.rpt Verilog\基础实验\减法器\sub.done Verilog\基础实验\减法器\sub.fit.eqn Verilog\基础实验\减法器\sub.fit.rpt Verilog\基础实验\减法器\sub.fit.summary Verilog\基础实验\减法器\sub.flow.rpt Verilog\基础实验\减法器\sub.map.eqn Verilog\基础实验\减法器\sub.map.rpt Verilog\基础实验\减法器\sub.map.summary Verilog\基础实验\减法器\sub.pin Verilog\基础实验\减法器\sub.pof Verilog\基础实验\减法器\sub.qpf Verilog\基础实验\减法器\sub.qsf Verilog\基础实验\减法器\sub.qws Verilog\基础实验\减法器\sub.tan.rpt Verilog\基础实验\减法器\sub.tan.summary Verilog\基础实验\减法器\sub.v Verilog\基础实验\减法器\sub.v.bak Verilog\基础实验\减法器 Verilog\基础实验\加法器\.xhdl3.xref Verilog\基础实验\加法器\add.asm.rpt Verilog\基础实验\加法器\add.cdf Verilog\基础实验\加法器\add.done Verilog\基础实验\加法器\add.fit.eqn Verilog\基础实验\加法器\add.fit.rpt Verilog\基础实验\加法器\add.fit.summary Verilog\基础实验\加法器\add.flow.rpt Verilog\基础实验\加法器\add.map.eqn Verilog\基础实验\加法器\add.map.rpt Verilog\基础实验\加法器\add.map.summary Verilog\基础实验\加法器\add.pin Verilog\基础实验\加法器\add.pof Verilog\基础实验\加法器\add.ppl Verilog\基础实验\加法器\add.qpf Verilog\基础实验\加法器\add.qsf Verilog\基础实验\加法器\add.qws Verilog\基础实验\加法器\add.sim.rpt Verilog\基础实验\加法器\add.tan.rpt Verilog\基础实验\加法器\add.tan.summary Verilog\基础实验\加法器\add.v Verilog\基础实验\加法器\add.v.bak Verilog\基础实验\加法器\add.vwf Verilog\基础实验\加法器\cmp_state.ini Verilog\基础实验\加法器\db\add.(0).cnf.cdb Verilog\基础实验\加法器\db\add.(0).cnf.hdb Verilog\基础实验\加法器\db\add.asm.qmsg Verilog\基础实验\加法器\db\add.cbx.xml Verilog\基础实验\加法器\db\add.cmp.cdb Verilog\基础实验\加法器\db\add.cmp.hdb Verilog\基础实验\加法器\db\add.cmp.rdb Verilog\基础实验\加法器\db\add.cmp.tdb Verilog\基础实验\加法器\db\add.cmp0.ddb Verilog\基础实验\加法器\db\add.db_info Verilog\基础实验\加法器\db\add.eco.cdb Verilog\基础实验\加法器\db\add.fit.qmsg Verilog\基础实验\加法器\db\add.hier_info Verilog\基础实验\加法器\db\add.hif Verilog\基础实验\加法器\db\add.map.cdb Verilog\基础实验\加法器\db\add.map.hdb Verilog\基础实验\加法器\db\add.map.qmsg Verilog\基础实验\加法器\db\add.pre_map.cdb Verilog\基础实验\加法器\db\add.pre_map.hdb Verilog\基础实验\加法器\db\add.psp Verilog\基础实验\加法器\db\add.rtlv.hdb Verilog\基础实验\加法器\db\add.rtlv_sg.cdb Verilog\基础实验\加法器\db\add.rtlv_sg_swap.cdb Verilog\基础实验\加法器\db\add.sgdiff.cdb Verilog\基础实验\加法器\db\add.sgdiff.hdb Verilog\基础实验\加法器\db\add.sim.hdb Verilog\基础实验\加法器\db\add.sim.qmsg Verilog\基础实验\加法器\db\add.sim.rdb Verilog\基础实验\加法器\db\add.sim.vwf Verilog\基础实验\加法器\db\add.sld_design_entry.sci Verilog\基础实验\加法器\db\add.sld_design_entry_dsc.sci Verilog\基础实验\加法器\db\add.syn_hier_info Verilog\基础实验\加法器\db\add.tan.qmsg Verilog\基础实验\加法器\db\add_cmp.qrpt Verilog\基础实验\加法器\db\add_sim.qrpt Verilog\基础实验\加法器\db\add_sub_3kh.tdf Verilog\基础实验\加法器\db Verilog\基础实验\加法器 Verilog\基础实验\四位比较器\.xhdl3.xref Verilog\基础实验\四位比较器\cmp.asm.rpt Verilog\基础实验\四位比较器\cmp.cdf Verilog\基础实验\四位比较器\cmp.done Verilog\基础实验\四位比较器\cmp.fit.eqn Verilog\基础实验\四位比较器\cmp.fit.rpt Verilog\基础实验\四位比较器\cmp.fit.summary Verilog\基础实验\四位比较器\cmp.flow.rpt Verilog\基础实验\四位比较器\cmp.map.eqn Verilog\基础实验\四位比较器\cmp.map.rpt Verilog\基础实验\四位比较器\cmp.map.summary Verilog\基础实验\四位比较器\cmp.pin Verilog\基础实验\四位比较器\cmp.pof Verilog\基础实验\四位比较器\cmp.qpf Verilog\基础实验\四位比较器\cmp.qsf Verilog\基础实验\四位比较器\cmp.qws Verilog\基础实验\四位比较器\cmp.tan.rpt Verilog\基础实验\四位比较器\cmp.tan.summary Verilog\基础实验\四位比较器\cmp.v Verilog\基础实验\四位比较器\cmp.v.bak Verilog\基础实验\四位比较器\cmp_state.ini Verilog\基础实验\四位比较器\db\cmp.(0).cnf.cdb Verilog\基础实验\四位比较器\db\cmp.(0).cnf.hdb Verilog\基础实验\四位比较器\db\cmp.asm.qmsg Verilog\基础实验\四位比较器\db\cmp.cbx.xml Verilog\基础实验\四位比较器\db\cmp.cmp.cdb Verilog\基础实验\四位比较器\db\cmp.cmp.hdb Verilog\基础实验\四位比较器\db\cmp.cmp.rdb Verilog\基础实验\四位比较器\db\cmp.cmp.tdb Verilog\基础实验\四位比较器\db\cmp.cmp0.ddb Verilog\基础实验\四位比较器\db\cmp.db_info Verilog\基础实验\四位比较器\db\cmp.eco.cdb Verilog\基础实验\四位比较器\db\cmp.fit.qmsg Verilog\基础实验\四位比较器\db\cmp.hier_info Verilog\基础实验\四位比较器\db\cmp.hif Verilog\基础实验\四位比较器\db\cmp.map.cdb Verilog\基础实验\四位比较器\db\cmp.map.hdb Verilog\基础实验\四位比较器\db\cmp.map.qmsg Verilog\基础实验\四位比较器\db\cmp.pre_map.cdb Verilog\基础实验\四位比较器\db\cmp.pre_map.hdb Verilog\基础实验\四位比较器\db\cmp.psp Verilog\基础实验\四位比较器\db\cmp.rtlv.hdb Verilog\基础实验\四位比较器\db\cmp.rtlv_sg.cdb Verilog\基础实验\四位比较器\db\cmp.rtlv_sg_swap.cdb Verilog\基础实验\四位比较器\db\cmp.sgdiff.cdb Verilog\基础实验\四位比较器\db\cmp.sgdiff.hdb Verilog\基础实验\四位比较器\db\cmp.sld_design_entry.sci Verilog\基础实验\四位比较器\db\cmp.sld_design_entry_dsc.sci Verilog\基础实验\四位比较器\db\cmp.syn_hier_info Verilog\基础实验\四位比较器\db\cmp.tan.qmsg Verilog\基础实验\四位比较器\db\cmp_cmp.qrpt Verilog\基础实验\四位比较器\db Verilog\基础实验\四位比较器 Verilog\基础实验\多路选择器\.xhdl3.xref Verilog\基础实验\多路选择器\cmp_state.ini Verilog\基础实验\多路选择器\db\mux.(0).cnf.cdb Verilog\基础实验\多路选择器\db\mux.(0).cnf.hdb Verilog\基础实验\多路选择器\db\mux.asm.qmsg Verilog\基础实验\多路选择器\db\mux.cbx.xml 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Verilog\基础实验\多路选择器\mux.done Verilog\基础实验\多路选择器\mux.fit.eqn Verilog\基础实验\多路选择器\mux.fit.rpt Verilog\基础实验\多路选择器\mux.fit.summary Verilog\基础实验\多路选择器\mux.flow.rpt Verilog\基础实验\多路选择器\mux.map.eqn Verilog\基础实验\多路选择器\mux.map.rpt Verilog\基础实验\多路选择器\mux.map.summary Verilog\基础实验\多路选择器\mux.pin Verilog\基础实验\多路选择器\mux.pof Verilog\基础实验\多路选择器\mux.qpf Verilog\基础实验\多路选择器\mux.qsf Verilog\基础实验\多路选择器\mux.qws Verilog\基础实验\多路选择器\mux.tan.rpt Verilog\基础实验\多路选择器\mux.tan.summary Verilog\基础实验\多路选择器\mux.v Verilog\基础实验\多路选择器\mux.v.bak Verilog\基础实验\多路选择器 Verilog\基础实验\简单状态机\.xhdl3.xref Verilog\基础实验\简单状态机\cmp_state.ini Verilog\基础实验\简单状态机\db\add_sub_5ph.tdf Verilog\基础实验\简单状态机\db\state_machine.(0).cnf.cdb Verilog\基础实验\简单状态机\db\state_machine.(0).cnf.hdb Verilog\基础实验\简单状态机\db\state_machine.(1).cnf.cdb Verilog\基础实验\简单状态机\db\state_machine.(1).cnf.hdb Verilog\基础实验\简单状态机\db\state_machine.(2).cnf.cdb Verilog\基础实验\简单状态机\db\state_machine.(2).cnf.hdb Verilog\基础实验\简单状态机\db\state_machine.asm.qmsg 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Verilog\接口实验\串口\db\serial.sgdiff.cdb Verilog\接口实验\串口\db\serial.sgdiff.hdb Verilog\接口实验\串口\db\serial.sld_design_entry.sci Verilog\接口实验\串口\db\serial.sld_design_entry_dsc.sci Verilog\接口实验\串口\db\serial.syn_hier_info Verilog\接口实验\串口\db\serial.tan.qmsg Verilog\接口实验\串口\db\serial_cmp.qrpt Verilog\接口实验\串口\db Verilog\接口实验\串口\serial.asm.rpt Verilog\接口实验\串口\serial.cdf Verilog\接口实验\串口\serial.done Verilog\接口实验\串口\serial.fit.eqn Verilog\接口实验\串口\serial.fit.rpt Verilog\接口实验\串口\serial.fit.summary Verilog\接口实验\串口\serial.flow.rpt Verilog\接口实验\串口\serial.map.eqn Verilog\接口实验\串口\serial.map.rpt Verilog\接口实验\串口\serial.map.summary Verilog\接口实验\串口\serial.pin Verilog\接口实验\串口\serial.pof Verilog\接口实验\串口\serial.qpf Verilog\接口实验\串口\serial.qsf Verilog\接口实验\串口\serial.qws Verilog\接口实验\串口\serial.tan.rpt Verilog\接口实验\串口\serial.tan.summary Verilog\接口实验\串口\serial.v Verilog\接口实验\串口\serial.v.bak Verilog\接口实验\串口 Verilog\接口实验\拨码开关\.xhdl3.xref Verilog\接口实验\拨码开关\cmp_state.ini Verilog\接口实验\拨码开关\db\dial.(0).cnf.cdb Verilog\接口实验\拨码开关\db\dial.(0).cnf.hdb Verilog\接口实验\拨码开关\db\dial.(1).cnf.cdb Verilog\接口实验\拨码开关\db\dial.(1).cnf.hdb Verilog\接口实验\拨码开关\db\dial.(2).cnf.cdb Verilog\接口实验\拨码开关\db\dial.(2).cnf.hdb Verilog\接口实验\拨码开关\db\dial.asm.qmsg Verilog\接口实验\拨码开关\db\dial.cbx.xml Verilog\接口实验\拨码开关\db\dial.cmp.cdb Verilog\接口实验\拨码开关\db\dial.cmp.hdb Verilog\接口实验\拨码开关\db\dial.cmp.rdb Verilog\接口实验\拨码开关\db\dial.cmp.tdb Verilog\接口实验\拨码开关\db\dial.cmp0.ddb Verilog\接口实验\拨码开关\db\dial.db_info Verilog\接口实验\拨码开关\db\dial.eco.cdb Verilog\接口实验\拨码开关\db\dial.fit.qmsg Verilog\接口实验\拨码开关\db\dial.hier_info Verilog\接口实验\拨码开关\db\dial.hif Verilog\接口实验\拨码开关\db\dial.map.cdb Verilog\接口实验\拨码开关\db\dial.map.hdb Verilog\接口实验\拨码开关\db\dial.map.qmsg Verilog\接口实验\拨码开关\db\dial.pre_map.cdb Verilog\接口实验\拨码开关\db\dial.pre_map.hdb Verilog\接口实验\拨码开关\db\dial.psp Verilog\接口实验\拨码开关\db\dial.rtlv.hdb Verilog\接口实验\拨码开关\db\dial.rtlv_sg.cdb Verilog\接口实验\拨码开关\db\dial.rtlv_sg_swap.cdb Verilog\接口实验\拨码开关\db\dial.sgdiff.cdb Verilog\接口实验\拨码开关\db\dial.sgdiff.hdb Verilog\接口实验\拨码开关\db\dial.sld_design_entry.sci Verilog\接口实验\拨码开关\db\dial.sld_design_entry_dsc.sci Verilog\接口实验\拨码开关\db\dial.syn_hier_info Verilog\接口实验\拨码开关\db\dial.tan.qmsg Verilog\接口实验\拨码开关\db\dial_cmp.qrpt Verilog\接口实验\拨码开关\db Verilog\接口实验\拨码开关\dial.asm.rpt Verilog\接口实验\拨码开关\dial.done Verilog\接口实验\拨码开关\dial.fit.eqn Verilog\接口实验\拨码开关\dial.fit.rpt Verilog\接口实验\拨码开关\dial.fit.summary Verilog\接口实验\拨码开关\dial.flow.rpt Verilog\接口实验\拨码开关\dial.map.eqn Verilog\接口实验\拨码开关\dial.map.rpt Verilog\接口实验\拨码开关\dial.map.summary Verilog\接口实验\拨码开关\dial.pin Verilog\接口实验\拨码开关\dial.pof Verilog\接口实验\拨码开关\dial.qpf Verilog\接口实验\拨码开关\dial.qsf Verilog\接口实验\拨码开关\dial.qws Verilog\接口实验\拨码开关\dial.tan.rpt Verilog\接口实验\拨码开关\dial.tan.summary Verilog\接口实验\拨码开关\dial.v Verilog\接口实验\拨码开关\dial.v.bak Verilog\接口实验\拨码开关 Verilog\接口实验\矩阵键盘\key1\.xhdl3.xref Verilog\接口实验\矩阵键盘\key1\cmp_state.ini Verilog\接口实验\矩阵键盘\key1\db\key1.(0).cnf.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.(0).cnf.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.(1).cnf.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.(1).cnf.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.(2).cnf.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.(2).cnf.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.asm.qmsg Verilog\接口实验\矩阵键盘\key1\db\key1.cbx.xml Verilog\接口实验\矩阵键盘\key1\db\key1.cmp.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.cmp.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.cmp.rdb Verilog\接口实验\矩阵键盘\key1\db\key1.cmp.tdb Verilog\接口实验\矩阵键盘\key1\db\key1.cmp0.ddb Verilog\接口实验\矩阵键盘\key1\db\key1.db_info Verilog\接口实验\矩阵键盘\key1\db\key1.eco.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.fit.qmsg Verilog\接口实验\矩阵键盘\key1\db\key1.hier_info Verilog\接口实验\矩阵键盘\key1\db\key1.hif Verilog\接口实验\矩阵键盘\key1\db\key1.map.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.map.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.map.qmsg Verilog\接口实验\矩阵键盘\key1\db\key1.pre_map.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.pre_map.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.psp Verilog\接口实验\矩阵键盘\key1\db\key1.rtlv.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.rtlv_sg.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.rtlv_sg_swap.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.sgdiff.cdb Verilog\接口实验\矩阵键盘\key1\db\key1.sgdiff.hdb Verilog\接口实验\矩阵键盘\key1\db\key1.sld_design_entry.sci Verilog\接口实验\矩阵键盘\key1\db\key1.sld_design_entry_dsc.sci Verilog\接口实验\矩阵键盘\key1\db\key1.smp_dump.txt Verilog\接口实验\矩阵键盘\key1\db\key1.syn_hier_info Verilog\接口实验\矩阵键盘\key1\db\key1.tan.qmsg Verilog\接口实验\矩阵键盘\key1\db\key1_cmp.qrpt Verilog\接口实验\矩阵键盘\key1\db Verilog\接口实验\矩阵键盘\key1\key1.asm.rpt Verilog\接口实验\矩阵键盘\key1\key1.cdf Verilog\接口实验\矩阵键盘\key1\key1.done Verilog\接口实验\矩阵键盘\key1\key1.fit.eqn Verilog\接口实验\矩阵键盘\key1\key1.fit.rpt Verilog\接口实验\矩阵键盘\key1\key1.fit.summary Verilog\接口实验\矩阵键盘\key1\key1.flow.rpt Verilog\接口实验\矩阵键盘\key1\key1.map.eqn Verilog\接口实验\矩阵键盘\key1\key1.map.rpt Verilog\接口实验\矩阵键盘\key1\key1.map.summary Verilog\接口实验\矩阵键盘\key1\key1.pin Verilog\接口实验\矩阵键盘\key1\key1.pof Verilog\接口实验\矩阵键盘\key1\key1.qpf Verilog\接口实验\矩阵键盘\key1\key1.qsf Verilog\接口实验\矩阵键盘\key1\key1.qws Verilog\接口实验\矩阵键盘\key1\key1.tan.rpt Verilog\接口实验\矩阵键盘\key1\key1.tan.summary Verilog\接口实验\矩阵键盘\key1\key1.v Verilog\接口实验\矩阵键盘\key1\key1.v.bak Verilog\接口实验\矩阵键盘\key1 Verilog\接口实验\矩阵键盘 Verilog\接口实验\蜂鸣器\.xhdl3.xref Verilog\接口实验\蜂鸣器\buzzer.asm.rpt Verilog\接口实验\蜂鸣器\buzzer.cdf Verilog\接口实验\蜂鸣器\buzzer.done Verilog\接口实验\蜂鸣器\buzzer.fit.eqn Verilog\接口实验\蜂鸣器\buzzer.fit.rpt Verilog\接口实验\蜂鸣器\buzzer.fit.summary Verilog\接口实验\蜂鸣器\buzzer.flow.rpt Verilog\接口实验\蜂鸣器\buzzer.map.eqn Verilog\接口实验\蜂鸣器\buzzer.map.rpt Verilog\接口实验\蜂鸣器\buzzer.map.summary Verilog\接口实验\蜂鸣器\buzzer.pin Verilog\接口实验\蜂鸣器\buzzer.pof Verilog\接口实验\蜂鸣器\buzzer.qpf Verilog\接口实验\蜂鸣器\buzzer.qsf Verilog\接口实验\蜂鸣器\buzzer.qws Verilog\接口实验\蜂鸣器\buzzer.tan.rpt Verilog\接口实验\蜂鸣器\buzzer.tan.summary Verilog\接口实验\蜂鸣器\buzzer.v Verilog\接口实验\蜂鸣器\buzzer.v.bak Verilog\接口实验\蜂鸣器\cmp_state.ini Verilog\接口实验\蜂鸣器\db\add_sub_7ph.tdf Verilog\接口实验\蜂鸣器\db\buzzer.(0).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(0).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(1).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(1).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(10).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(10).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(11).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(11).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(2).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(2).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(3).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(3).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(4).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(4).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(5).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(5).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(6).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(6).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(7).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(7).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(8).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(8).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.(9).cnf.cdb Verilog\接口实验\蜂鸣器\db\buzzer.(9).cnf.hdb Verilog\接口实验\蜂鸣器\db\buzzer.asm.qmsg Verilog\接口实验\蜂鸣器\db\buzzer.cbx.xml Verilog\接口实验\蜂鸣器\db\buzzer.cmp.cdb Verilog\接口实验\蜂鸣器\db\buzzer.cmp.hdb Verilog\接口实验\蜂鸣器\db\buzzer.cmp.rdb Verilog\接口实验\蜂鸣器\db\buzzer.cmp.tdb Verilog\接口实验\蜂鸣器\db\buzzer.cmp0.ddb Verilog\接口实验\蜂鸣器\db\buzzer.db_info Verilog\接口实验\蜂鸣器\db\buzzer.eco.cdb Verilog\接口实验\蜂鸣器\db\buzzer.fit.qmsg Verilog\接口实验\蜂鸣器\db\buzzer.hier_info Verilog\接口实验\蜂鸣器\db\buzzer.hif Verilog\接口实验\蜂鸣器\db\buzzer.map.cdb Verilog\接口实验\蜂鸣器\db\buzzer.map.hdb Verilog\接口实验\蜂鸣器\db\buzzer.map.qmsg Verilog\接口实验\蜂鸣器\db\buzzer.pre_map.cdb Verilog\接口实验\蜂鸣器\db\buzzer.pre_map.hdb Verilog\接口实验\蜂鸣器\db\buzzer.psp Verilog\接口实验\蜂鸣器\db\buzzer.rtlv.hdb Verilog\接口实验\蜂鸣器\db\buzzer.rtlv_sg.cdb Verilog\接口实验\蜂鸣器\db\buzzer.rtlv_sg_swap.cdb Verilog\接口实验\蜂鸣器\db\buzzer.sgdiff.cdb Verilog\接口实验\蜂鸣器\db\buzzer.sgdiff.hdb Verilog\接口实验\蜂鸣器\db\buzzer.sld_design_entry.sci Verilog\接口实验\蜂鸣器\db\buzzer.sld_design_entry_dsc.sci Verilog\接口实验\蜂鸣器\db\buzzer.smp_dump.txt Verilog\接口实验\蜂鸣器\db\buzzer.syn_hier_info Verilog\接口实验\蜂鸣器\db\buzzer.tan.qmsg Verilog\接口实验\蜂鸣器\db\buzzer_cmp.qrpt Verilog\接口实验\蜂鸣器\db Verilog\接口实验\蜂鸣器 Verilog\接口实验\跑马灯\.xhdl3.xref Verilog\接口实验\跑马灯\cmp_state.ini Verilog\接口实验\跑马灯\db\ledwater.(0).cnf.cdb Verilog\接口实验\跑马灯\db\ledwater.(0).cnf.hdb Verilog\接口实验\跑马灯\db\ledwater.(1).cnf.cdb Verilog\接口实验\跑马灯\db\ledwater.(1).cnf.hdb Verilog\接口实验\跑马灯\db\ledwater.(2).cnf.cdb Verilog\接口实验\跑马灯\db\ledwater.(2).cnf.hdb Verilog\接口实验\跑马灯\db\ledwater.asm.qmsg Verilog\接口实验\跑马灯\db\ledwater.cbx.xml Verilog\接口实验\跑马灯\db\ledwater.cmp.cdb Verilog\接口实验\跑马灯\db\ledwater.cmp.hdb Verilog\接口实验\跑马灯\db\ledwater.cmp.rdb Verilog\接口实验\跑马灯\db\ledwater.cmp.tdb Verilog\接口实验\跑马灯\db\ledwater.cmp0.ddb Verilog\接口实验\跑马灯\db\ledwater.db_info Verilog\接口实验\跑马灯\db\ledwater.eco.cdb Verilog\接口实验\跑马灯\db\ledwater.fit.qmsg Verilog\接口实验\跑马灯\db\ledwater.hier_info Verilog\接口实验\跑马灯\db\ledwater.hif Verilog\接口实验\跑马灯\db\ledwater.map.cdb Verilog\接口实验\跑马灯\db\ledwater.map.hdb Verilog\接口实验\跑马灯\db\ledwater.map.qmsg Verilog\接口实验\跑马灯\db\ledwater.pre_map.cdb Verilog\接口实验\跑马灯\db\ledwater.pre_map.hdb Verilog\接口实验\跑马灯\db\ledwater.psp Verilog\接口实验\跑马灯\db\ledwater.rtlv.hdb Verilog\接口实验\跑马灯\db\ledwater.rtlv_sg.cdb Verilog\接口实验\跑马灯\db\ledwater.rtlv_sg_swap.cdb Verilog\接口实验\跑马灯\db\ledwater.sgdiff.cdb Verilog\接口实验\跑马灯\db\ledwater.sgdiff.hdb Verilog\接口实验\跑马灯\db\ledwater.sld_design_entry.sci Verilog\接口实验\跑马灯\db\ledwater.sld_design_entry_dsc.sci Verilog\接口实验\跑马灯\db\ledwater.syn_hier_info Verilog\接口实验\跑马灯\db\ledwater.tan.qmsg Verilog\接口实验\跑马灯\db\ledwater_cmp.qrpt Verilog\接口实验\跑马灯\db Verilog\接口实验\跑马灯\ledwater.asm.rpt Verilog\接口实验\跑马灯\ledwater.cdf Verilog\接口实验\跑马灯\ledwater.done Verilog\接口实验\跑马灯\ledwater.fit.eqn Verilog\接口实验\跑马灯\ledwater.fit.rpt Verilog\接口实验\跑马灯\ledwater.fit.summary Verilog\接口实验\跑马灯\ledwater.flow.rpt Verilog\接口实验\跑马灯\ledwater.map.eqn Verilog\接口实验\跑马灯\ledwater.map.rpt Verilog\接口实验\跑马灯\ledwater.map.summary Verilog\接口实验\跑马灯\ledwater.pin Verilog\接口实验\跑马灯\ledwater.pof Verilog\接口实验\跑马灯\ledwater.qpf Verilog\接口实验\跑马灯\ledwater.qsf Verilog\接口实验\跑马灯\ledwater.qws Verilog\接口实验\跑马灯\ledwater.tan.rpt Verilog\接口实验\跑马灯\ledwater.tan.summary Verilog\接口实验\跑马灯\ledwater.v Verilog\接口实验\跑马灯\ledwater.v.bak Verilog\接口实验\跑马灯 Verilog\接口实验 Verilog\综合实验\交通灯\.xhdl3.xref Verilog\综合实验\交通灯\cmp_state.ini Verilog\综合实验\交通灯\db\add_sub_bph.tdf Verilog\综合实验\交通灯\db\traffic.(0).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(0).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(1).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(1).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(10).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(10).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(11).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(11).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(2).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(2).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(3).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(3).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(4).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(4).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(5).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(5).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(6).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(6).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(7).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(7).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(8).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(8).cnf.hdb Verilog\综合实验\交通灯\db\traffic.(9).cnf.cdb Verilog\综合实验\交通灯\db\traffic.(9).cnf.hdb Verilog\综合实验\交通灯\db\traffic.asm.qmsg Verilog\综合实验\交通灯\db\traffic.cbx.xml Verilog\综合实验\交通灯\db\traffic.cmp.cdb Verilog\综合实验\交通灯\db\traffic.cmp.hdb Verilog\综合实验\交通灯\db\traffic.cmp.rdb Verilog\综合实验\交通灯\db\traffic.cmp.tdb Verilog\综合实验\交通灯\db\traffic.cmp0.ddb Verilog\综合实验\交通灯\db\traffic.db_info Verilog\综合实验\交通灯\db\traffic.eco.cdb Verilog\综合实验\交通灯\db\traffic.fit.qmsg Verilog\综合实验\交通灯\db\traffic.hier_info Verilog\综合实验\交通灯\db\traffic.hif Verilog\综合实验\交通灯\db\traffic.map.cdb Verilog\综合实验\交通灯\db\traffic.map.hdb Verilog\综合实验\交通灯\db\traffic.map.qmsg Verilog\综合实验\交通灯\db\traffic.pre_map.cdb Verilog\综合实验\交通灯\db\traffic.pre_map.hdb Verilog\综合实验\交通灯\db\traffic.psp Verilog\综合实验\交通灯\db\traffic.rtlv.hdb Verilog\综合实验\交通灯\db\traffic.rtlv_sg.cdb Verilog\综合实验\交通灯\db\traffic.rtlv_sg_swap.cdb Verilog\综合实验\交通灯\db\traffic.sgdiff.cdb Verilog\综合实验\交通灯\db\traffic.sgdiff.hdb Verilog\综合实验\交通灯\db\traffic.sld_design_entry.sci Verilog\综合实验\交通灯\db\traffic.sld_design_entry_dsc.sci Verilog\综合实验\交通灯\db\traffic.smp_dump.txt Verilog\综合实验\交通灯\db\traffic.syn_hier_info Verilog\综合实验\交通灯\db\traffic.tan.qmsg Verilog\综合实验\交通灯\db\traffic_cmp.qrpt Verilog\综合实验\交通灯\db Verilog\综合实验\交通灯\traffic.asm.rpt Verilog\综合实验\交通灯\traffic.cdf Verilog\综合实验\交通灯\traffic.done Verilog\综合实验\交通灯\traffic.fit.eqn Verilog\综合实验\交通灯\traffic.fit.rpt Verilog\综合实验\交通灯\traffic.fit.summary Verilog\综合实验\交通灯\traffic.flow.rpt Verilog\综合实验\交通灯\traffic.map.eqn Verilog\综合实验\交通灯\traffic.map.rpt Verilog\综合实验\交通灯\traffic.map.summary Verilog\综合实验\交通灯\traffic.pin Verilog\综合实验\交通灯\traffic.pof Verilog\综合实验\交通灯\traffic.qpf Verilog\综合实验\交通灯\traffic.qsf Verilog\综合实验\交通灯\traffic.qws Verilog\综合实验\交通灯\traffic.tan.rpt Verilog\综合实验\交通灯\traffic.tan.summary Verilog\综合实验\交通灯\traffic.v Verilog\综合实验\交通灯\traffic.v.bak Verilog\综合实验\交通灯 Verilog\综合实验\数字时钟\clock.asm.rpt Verilog\综合实验\数字时钟\clock.cdf Verilog\综合实验\数字时钟\clock.done Verilog\综合实验\数字时钟\clock.fit.eqn Verilog\综合实验\数字时钟\clock.fit.rpt Verilog\综合实验\数字时钟\clock.fit.summary Verilog\综合实验\数字时钟\clock.flow.rpt Verilog\综合实验\数字时钟\clock.map.eqn Verilog\综合实验\数字时钟\clock.map.rpt Verilog\综合实验\数字时钟\clock.map.summary Verilog\综合实验\数字时钟\clock.pin Verilog\综合实验\数字时钟\clock.pof Verilog\综合实验\数字时钟\clock.qpf Verilog\综合实验\数字时钟\clock.qsf Verilog\综合实验\数字时钟\clock.qws Verilog\综合实验\数字时钟\clock.tan.rpt Verilog\综合实验\数字时钟\clock.tan.summary Verilog\综合实验\数字时钟\clock.v Verilog\综合实验\数字时钟\clock.v.bak Verilog\综合实验\数字时钟\cmp_state.ini Verilog\综合实验\数字时钟\db\add_sub_bph.tdf Verilog\综合实验\数字时钟\db\add_sub_onh.tdf Verilog\综合实验\数字时钟\db\clock.(0).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(0).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(1).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(1).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(10).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(10).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(11).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(11).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(2).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(2).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(3).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(3).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(4).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(4).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(5).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(5).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(6).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(6).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(7).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(7).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(8).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(8).cnf.hdb Verilog\综合实验\数字时钟\db\clock.(9).cnf.cdb Verilog\综合实验\数字时钟\db\clock.(9).cnf.hdb Verilog\综合实验\数字时钟\db\clock.asm.qmsg Verilog\综合实验\数字时钟\db\clock.cbx.xml Verilog\综合实验\数字时钟\db\clock.cmp.cdb Verilog\综合实验\数字时钟\db\clock.cmp.hdb Verilog\综合实验\数字时钟\db\clock.cmp.rdb Verilog\综合实验\数字时钟\db\clock.cmp.tdb Verilog\综合实验\数字时钟\db\clock.cmp0.ddb Verilog\综合实验\数字时钟\db\clock.db_info Verilog\综合实验\数字时钟\db\clock.eco.cdb Verilog\综合实验\数字时钟\db\clock.fit.qmsg Verilog\综合实验\数字时钟\db\clock.hier_info Verilog\综合实验\数字时钟\db\clock.hif Verilog\综合实验\数字时钟\db\clock.map.cdb Verilog\综合实验\数字时钟\db\clock.map.hdb Verilog\综合实验\数字时钟\db\clock.map.qmsg Verilog\综合实验\数字时钟\db\clock.pre_map.cdb Verilog\综合实验\数字时钟\db\clock.pre_map.hdb Verilog\综合实验\数字时钟\db\clock.psp Verilog\综合实验\数字时钟\db\clock.rtlv.hdb Verilog\综合实验\数字时钟\db\clock.rtlv_sg.cdb Verilog\综合实验\数字时钟\db\clock.rtlv_sg_swap.cdb Verilog\综合实验\数字时钟\db\clock.sgdiff.cdb Verilog\综合实验\数字时钟\db\clock.sgdiff.hdb Verilog\综合实验\数字时钟\db\clock.sld_design_entry.sci Verilog\综合实验\数字时钟\db\clock.sld_design_entry_dsc.sci Verilog\综合实验\数字时钟\db\clock.syn_hier_info Verilog\综合实验\数字时钟\db\clock.tan.qmsg Verilog\综合实验\数字时钟\db\clock_cmp.qrpt Verilog\综合实验\数字时钟\db Verilog\综合实验\数字时钟 Verilog\综合实验 Verilog