文件名称:tongyong
- 所属分类:
- VHDL编程
- 资源属性:
- [HTML]
- 上传时间:
- 2012-11-26
- 文件大小:
- 347kb
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通用寄存器组中有1个写入端口,当DRWr=1时,在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。-General-purpose register group has a write port, when DRWr = 1 when the clk rising edge of the clock on the data bus write data DR [1 .. 0] specify the register.
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下载文件列表
实验6.9——实验CPU:通用寄存器组\db\logic_util_heursitic.dat
................................\..\prev_cmp_regfile.fit.qmsg
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................................\decoder_2_to_4.vhd
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.....
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