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文件名称:stack_16x8

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2013-03-04
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 电*
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  • 无
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  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

VHDL语言写的16x8堆栈模块设计，存储器全满时给出信号并拒绝继续存入；读出时按后进先出原则；存储数据一旦读出就从存储器中消失；有相应的testbech文件，经测试可用。对小型设计很有用！欢迎下载交流学习。-Write VHDL 16x8 stack module design, memory signal is given full and refused to continue the deposit　readout LIFO principle　store data read out from the memory disappear　There are corresponding testbech file, tested available. Useful for small design! Welcome Download exchanges to learn.
(系统自动生成,下载前可以参看下载内容)

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stack_16x8.vhd

tb_stack_16x8.vhd

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