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文件名称:fenpinqisheji

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [PPT]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 53kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 黄*
  • 相关连接：
  • 无
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  • 别用迅雷下载，失败请重下，重下不扣分！
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如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

设计的是一个带复位的分频器，输入时钟为60MHz，输出时钟为7.5MHz。经过quartusII仿真过了的-The design is a reset of the divider, the input clock is 60MHz, the output clock is 7.5MHz. After quartusII simulation over the
(系统自动生成,下载前可以参看下载内容)

下载文件列表

分频器设计.ppt

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