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文件名称:pipelined-mips-cpu

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 167kb
  • 下载次数：
  • 1次
  • 提 供 者：
  • jack*****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

用verilog语言描述了MIPS的5级流水线。-Language described by verilog MIPS 5-stage pipeline.
相关搜索： verilog
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CPU
Pipelined
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five
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pipeline
Huffman-Compress
5
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mips
pipeline
verilog
MIPS
Verilog
verilog
5
stages
misp
pipline

(系统自动生成,下载前可以参看下载内容)

下载文件列表

pipelined-mips-cpu\Adder.v

..................\ALU.v

..................\ALU_Control.v

..................\Control.v

..................\Data_Memory.v

..................\Equal.v

..................\EX_MEM.v

..................\Forwarding.v

..................\Hazard_Detection.v

..................\ID_EX.v

..................\IF_ID.v

..................\Instr_Memory.v

..................\MEM_WB.v

..................\MUX_10bit.v

..................\MUX_2x32bit.v

..................\MUX_3x32bit.v

..................\MUX_5bit.v

..................\PC.v

..................\Pipelined_CPU.v

..................\Register_File.v

..................\Sign_Extend.v

..................\Testbench.v

pipelined-mips-cpu

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