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文件名称:sync_fifo

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 4kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • nin***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

一种同步的先入先出verilog程序，可正确地通过编译-a programe of fifo wrote by verilog
(系统自动生成,下载前可以参看下载内容)

下载文件列表

sync_fifo.v

sync_fifo_test.v

sync_fifo_test.v.bak

sync_fifo.v.bak

vsim.wlf

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