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文件名称:LED_7seg

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 215kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • xux***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

FPGA的7段数码管程序，用verilog编写，很好的程序，不要错过啊-The 7-segment FPGA program written with verilog, very good program, do not miss ah
(系统自动生成,下载前可以参看下载内容)

下载文件列表

LED_7seg

........\component

........\constraint

........\coreconsole

........\designer

........\........\impl1

........\........\.....\designer.log

........\........\.....\designer_genhdl.log

........\........\.....\Display_7seg.adb

........\........\.....\Display_7seg.dtf

........\........\.....\................\verify.log

........\........\.....\Display_7seg.ide_des

........\........\.....\Display_7seg.stp

........\........\.....\Display_7seg.tcl

........\........\.....\Display_7seg_fp

........\........\.....\...............\Display_7seg.log

........\........\.....\...............\Display_7seg.pro

........\........\.....\...............\projectData

........\........\.....\...............\...........\Display_7seg.stp

........\........\.....\simulation

........\hdl

........\...\Display_7seg.v

........\LED_7seg.prj

........\LED_7seg.prj.convert.7.3.bak

........\phy_synthesis

........\simulation

........\..........\meminit.dat

........\..........\modelsim.ini

........\..........\modelsim.ini.sav

........\smartgen

........\........\smartgen.aws

........\stimulus

........\synthesis

........\.........\Display_7seg.areasrr

........\.........\Display_7seg.edn

........\.........\Display_7seg.fse

........\.........\Display_7seg.map

........\.........\Display_7seg.sap

........\.........\Display_7seg.sdf

........\.........\Display_7seg.srd

........\.........\Display_7seg.srm

........\.........\Display_7seg.srr

........\.........\Display_7seg.srs

........\.........\Display_7seg.tap

........\.........\Display_7seg.tlg

........\.........\Display_7seg.v

........\.........\Display_7seg_sdc.sdc

........\.........\Display_7seg_syn.prj

........\.........\stdout.log

........\.........\syntmp

........\.........\......\Display_7seg.msg

........\.........\......\Display_7seg.plg

........\.........\......\latuch.msg

........\.........\......\latuch.plg

........\.........\......\sap.log

........\.........\traplog.tlg

........\viewdraw

........\........\sch

........\........\sym

........\........\vf

........\........\..\project.lst

........\........\viewdraw.ini

........\........\wir

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