文件名称:sdram_sv
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sdram在quartus下的VerilogHDL描述,准确的是SystemVerilog,已调试成功,不过还没利用突发传输功能,内含modulesim的仿真文件。-sdram VerilogHDL under the quartus descr iption is accurate SystemVerilog, has been commissioning successful, but not using burst transmission, the simulation file containing modulesim.
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sdram_sv\db\logic_util_heursitic.dat
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........\..\prev_cmp_sdram.eda.qmsg
........\..\prev_cmp_sdram.fit.qmsg
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........\..\prev_cmp_sdram.tan.qmsg
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........\..\sdram.cmp.rdb
........\..\sdram.cmp.tdb
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........\..\sdram.pre_map.hdb
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........\..\sdram.sld_design_entry.sci
........\..\sdram.sld_design_entry_dsc.sci
........\..\sdram.smart_action.txt
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........\..............\...................\sdram.root_partition.cmp.dfp
........\..............\...................\sdram.root_partition.cmp.hdb
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........\..............\...................\sdram.root_partition.merge_hb.atm
........\..............\README
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........\print_task.sv.bak
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........\sdram.cdf
........\sdram.done
........\sdram.dpf
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........\sdram.fit.smsg
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........\sdram.qsf
........\sdram.qws
........\sdram.sdc
........\sdram.sof
........\sdram.sta.rpt
........\sdram.sta.summary
........\sdram.tan.rpt
........\sdram.tan.summary
........\sdram_pll.bsf
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