文件名称:code
- 所属分类：
- VHDL编程
- 资源属性：
- [Text]
- 上传时间：
- 2012-11-26
- 文件大小：
- 1kb
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介绍说明－－下载内容均来自于网络，请自行研究使用
clk_sys为输入时钟，rst为复位信号，clk_out为输出分频时钟，div_num为分频数目。多少分频就把div_num赋多少值。-awet.etr.ert.ewtewjtr eqtr ert ert ewr erwrt ewrt ret5 asd er.
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