文件名称:verilogfile
介绍说明－－下载内容均来自于网络，请自行研究使用
设计一个同步FIFO，该FIFO 深度为16，每个存储单元的宽度为8 位，要求产生FIFO 为
空、满、半满、溢出标志。请采用可综合的代码风格进行编程。-16*8bit fifo
空、满、半满、溢出标志。请采用可综合的代码风格进行编程。-16*8bit fifo
(系统自动生成,下载前可以参看下载内容)
下载文件列表
write.v
fifo.v
memory.v
tb_fifo.v
fifo.v
memory.v
tb_fifo.v