文件名称:fir_compiler
介绍说明－－下载内容均来自于网络，请自行研究使用
FIR编译器。自动生成具有用户自定参数的FIR滤波器。
在 matlab里面设计滤波器，matlab里面设计输入字长。生成的rtl代码是该文件的头部有位宽宏定义，可以自行查阅。
-FIR Compiler. Automatically generate a user-defined parameters of FIR filters. Design a filter inside the matlab, matlab which design input word length. Rtl code is generated by the head of the document there was a generous definition, self-inspection.
在 matlab里面设计滤波器，matlab里面设计输入字长。生成的rtl代码是该文件的头部有位宽宏定义，可以自行查阅。
-FIR Compiler. Automatically generate a user-defined parameters of FIR filters. Design a filter inside the matlab, matlab which design input word length. Rtl code is generated by the head of the document there was a generous definition, self-inspection.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
fir_compiler\doc\fir电路设计报告v01.doc
............\...\~$r电路设计报告v01.doc
............\...\~WRL0003.tmp
............\...\~WRL0005.tmp
............\...\~WRL0730.tmp
............\...\~WRL3694.tmp
............\...\~WRL3859.tmp
............\hdl\sim\fir_tb.cr.mti
............\...\...\fir_tb.mpf
............\...\...\in.dat
............\...\...\modelsim.tcl
............\...\...\out_cmp.dat
............\...\...\RTLOutDump.m
............\...\...\stim_def.v
............\...\...\timescale.v
............\...\...\vsim.wlf
............\...\...\work\compare\verilog.asm
............\...\...\....\.......\_primary.dat
............\...\...\....\.......\_primary.vhd
............\...\...\....\.......@out\verilog.asm
............\...\...\....\...........\_primary.dat
............\...\...\....\...........\_primary.vhd
............\...\...\....\.rom\verilog.asm
............\...\...\....\....\_primary.dat
............\...\...\....\....\_primary.vhd
............\...\...\....\dpram\verilog.asm
............\...\...\....\.....\_primary.dat
............\...\...\....\.....\_primary.vhd
............\...\...\....\fir\verilog.asm
............\...\...\....\...\_primary.dat
............\...\...\....\...\_primary.vhd
............\...\...\....\harness_filter\verilog.asm
............\...\...\....\..............\_primary.dat
............\...\...\....\..............\_primary.vhd
............\...\...\....\loop_ctr\verilog.asm
............\...\...\....\........\_primary.dat
............\...\...\....\........\_primary.vhd
............\...\...\....\pe\verilog.asm
............\...\...\....\..\_primary.dat
............\...\...\....\..\_primary.vhd
............\...\...\....\stim\verilog.asm
............\...\...\....\....\_primary.dat
............\...\...\....\....\_primary.vhd
............\...\...\....\testcase1\verilog.asm
............\...\...\....\.........\_primary.dat
............\...\...\....\.........\_primary.vhd
............\...\...\....\_info
............\...\.rc\crom.v
............\...\...\fir.v
............\...\...\fir_PK.v
............\...\...\fir_tb.v
............\...\...\pe.v
............\...\.yn\db\altsyncram_jhi1.tdf
............\...\...\..\fir.asm.qmsg
............\...\...\..\fir.cbx.xml
............\...\...\..\fir.cmp.bpm
............\...\...\..\fir.cmp.cdb
............\...\...\..\fir.cmp.ecobp
............\...\...\..\fir.cmp.hdb
............\...\...\..\fir.cmp.kpt
............\...\...\..\fir.cmp.logdb
............\...\...\..\fir.cmp.rdb
............\...\...\..\fir.cmp.tdb
............\...\...\..\fir.cmp0.ddb
............\...\...\..\fir.cmp_merge.kpt
............\...\...\..\fir.db_info
............\...\...\..\fir.eco.cdb
............\...\...\..\fir.fit.qmsg
............\...\...\..\fir.hier_info
............\...\...\..\fir.hif
............\...\...\..\fir.map.bpm
............\...\...\..\fir.map.cdb
............\...\...\..\fir.map.ecobp
............\...\...\..\fir.map.hdb
............\...\...\..\fir.map.kpt
............\...\...\..\fir.map.logdb
............\...\...\..\fir.map.qmsg
............\...\...\..\fir.map_bb.cdb
............\...\...\..\fir.map_bb.hdb
............\...\...\..\fir.map_bb.hdbx
............\...\...\..\fir.map_bb.logdb
............\...\...\..\fir.pre_map.cdb
............\...\...\..\fir.pre_map.hdb
............\...\...\..\fir.psp
............\...\...\..\fir.rtlv.hdb
............\...\...\..\fir.rtlv_sg.cdb
............\...\...\..\fir.rtlv_sg_swap.cdb
............\...\...\..\fir.sgdiff.cdb
............\...\...\..\fir.sgdiff.hdb
............\...\...\..\fir.sld_design_entry.sci
............\...\...\..\fir.sld_design_entry_dsc.sci
............\...\...\..\fir.syn_hier_info
............\...\...\..\fir.tan.qmsg
............\...\...\..\fir.tis_db_list.ddb
............\...\...\..\fir.tmw_info
............\...\...\..\mult_5g01.tdf
............\...\...\..\prev_cmp_fir.asm.qmsg
............\...\...\..\prev_cmp_fir.fit.qmsg
............\...\...\..\prev_cmp_fir.map.qmsg
............\...\...\..\prev_cmp_fir.qmsg
............\...\~$r电路设计报告v01.doc
............\...\~WRL0003.tmp
............\...\~WRL0005.tmp
............\...\~WRL0730.tmp
............\...\~WRL3694.tmp
............\...\~WRL3859.tmp
............\hdl\sim\fir_tb.cr.mti
............\...\...\fir_tb.mpf
............\...\...\in.dat
............\...\...\modelsim.tcl
............\...\...\out_cmp.dat
............\...\...\RTLOutDump.m
............\...\...\stim_def.v
............\...\...\timescale.v
............\...\...\vsim.wlf
............\...\...\work\compare\verilog.asm
............\...\...\....\.......\_primary.dat
............\...\...\....\.......\_primary.vhd
............\...\...\....\.......@out\verilog.asm
............\...\...\....\...........\_primary.dat
............\...\...\....\...........\_primary.vhd
............\...\...\....\.rom\verilog.asm
............\...\...\....\....\_primary.dat
............\...\...\....\....\_primary.vhd
............\...\...\....\dpram\verilog.asm
............\...\...\....\.....\_primary.dat
............\...\...\....\.....\_primary.vhd
............\...\...\....\fir\verilog.asm
............\...\...\....\...\_primary.dat
............\...\...\....\...\_primary.vhd
............\...\...\....\harness_filter\verilog.asm
............\...\...\....\..............\_primary.dat
............\...\...\....\..............\_primary.vhd
............\...\...\....\loop_ctr\verilog.asm
............\...\...\....\........\_primary.dat
............\...\...\....\........\_primary.vhd
............\...\...\....\pe\verilog.asm
............\...\...\....\..\_primary.dat
............\...\...\....\..\_primary.vhd
............\...\...\....\stim\verilog.asm
............\...\...\....\....\_primary.dat
............\...\...\....\....\_primary.vhd
............\...\...\....\testcase1\verilog.asm
............\...\...\....\.........\_primary.dat
............\...\...\....\.........\_primary.vhd
............\...\...\....\_info
............\...\.rc\crom.v
............\...\...\fir.v
............\...\...\fir_PK.v
............\...\...\fir_tb.v
............\...\...\pe.v
............\...\.yn\db\altsyncram_jhi1.tdf
............\...\...\..\fir.asm.qmsg
............\...\...\..\fir.cbx.xml
............\...\...\..\fir.cmp.bpm
............\...\...\..\fir.cmp.cdb
............\...\...\..\fir.cmp.ecobp
............\...\...\..\fir.cmp.hdb
............\...\...\..\fir.cmp.kpt
............\...\...\..\fir.cmp.logdb
............\...\...\..\fir.cmp.rdb
............\...\...\..\fir.cmp.tdb
............\...\...\..\fir.cmp0.ddb
............\...\...\..\fir.cmp_merge.kpt
............\...\...\..\fir.db_info
............\...\...\..\fir.eco.cdb
............\...\...\..\fir.fit.qmsg
............\...\...\..\fir.hier_info
............\...\...\..\fir.hif
............\...\...\..\fir.map.bpm
............\...\...\..\fir.map.cdb
............\...\...\..\fir.map.ecobp
............\...\...\..\fir.map.hdb
............\...\...\..\fir.map.kpt
............\...\...\..\fir.map.logdb
............\...\...\..\fir.map.qmsg
............\...\...\..\fir.map_bb.cdb
............\...\...\..\fir.map_bb.hdb
............\...\...\..\fir.map_bb.hdbx
............\...\...\..\fir.map_bb.logdb
............\...\...\..\fir.pre_map.cdb
............\...\...\..\fir.pre_map.hdb
............\...\...\..\fir.psp
............\...\...\..\fir.rtlv.hdb
............\...\...\..\fir.rtlv_sg.cdb
............\...\...\..\fir.rtlv_sg_swap.cdb
............\...\...\..\fir.sgdiff.cdb
............\...\...\..\fir.sgdiff.hdb
............\...\...\..\fir.sld_design_entry.sci
............\...\...\..\fir.sld_design_entry_dsc.sci
............\...\...\..\fir.syn_hier_info
............\...\...\..\fir.tan.qmsg
............\...\...\..\fir.tis_db_list.ddb
............\...\...\..\fir.tmw_info
............\...\...\..\mult_5g01.tdf
............\...\...\..\prev_cmp_fir.asm.qmsg
............\...\...\..\prev_cmp_fir.fit.qmsg
............\...\...\..\prev_cmp_fir.map.qmsg
............\...\...\..\prev_cmp_fir.qmsg