文件名称:ihoijge
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掌握用Verilog HDL语言或VHDL语言设计一个由32个寄存器组成的字长为32位的寄 存器组。-Master the use of Verilog HDL or VHDL language design language a register composed of 32 32-bit word length for the device hosting group.
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071221008_chenjian\db\prev_cmp_RegSet.asm.qmsg
..................\..\prev_cmp_RegSet.fit.qmsg
..................\..\prev_cmp_RegSet.map.qmsg
..................\..\prev_cmp_RegSet.qmsg
..................\..\prev_cmp_RegSet.sim.qmsg
..................\..\prev_cmp_RegSet.tan.qmsg
..................\..\RegSet.ace_cmp.bpm
..................\..\RegSet.ace_cmp.cdb
..................\..\RegSet.ace_cmp.ecobp
..................\..\RegSet.ace_cmp.hdb
..................\..\RegSet.analyze_file.qmsg
..................\..\RegSet.asm.qmsg
..................\..\RegSet.asm_labs.ddb
..................\..\RegSet.cbx.xml
..................\..\RegSet.cmp.bpm
..................\..\RegSet.cmp.cdb
..................\..\RegSet.cmp.ecobp
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..................\..\RegSet.cmp.kpt
..................\..\RegSet.cmp.logdb
..................\..\RegSet.cmp.rdb
..................\..\RegSet.cmp.tdb
..................\..\RegSet.cmp0.ddb
..................\..\RegSet.cmp_merge.kpt
..................\..\RegSet.db_info
..................\..\RegSet.eco.cdb
..................\..\RegSet.eds_overflow
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..................\..\RegSet.hier_info
..................\..\RegSet.hif
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..................\..\RegSet.lpc.rdb
..................\..\RegSet.lpc.txt
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..................\..\RegSet.map_bb.logdb
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..................\..\RegSet.sld_design_entry.sci
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..................\..\RegSet.syn_hier_info
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..................\..\RegSet.tis_db_list.ddb
..................\..\RegSet.tmw_info
..................\..\RegSet_global_asgn_op.abo
..................\..\wed.wsf
..................\incremental_db\compiled_partitions\RegSet.root_partition.cmp.atm
..................\..............\...................\RegSet.root_partition.cmp.dfp
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..................\Reg32.v.bak
..................\Reg4.v
..................\Reg4.v.bak
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..................\RegSet.done
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..................\RegSet.fit.rpt
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..................\RegSet.map.summary
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................
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..................\..\RegSet.sim_ori.vwf
..................\..\RegSet.sld_design_entry.sci
..................\..\RegSet.sld_design_entry_dsc.sci
..................\..\RegSet.syn_hier_info
..................\..\RegSet.tan.qmsg
..................\..\RegSet.tis_db_list.ddb
..................\..\RegSet.tmw_info
..................\..\RegSet_global_asgn_op.abo
..................\..\wed.wsf
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..................\..............\README
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..................\Reg4.v.bak
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