文件名称:Verilog-pci

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 5.25mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • z**
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介绍说明--下载内容均来自于网络,请自行研究使用

PCI的FPGA实现,使用verilog硬件描述语言模拟pci数据接口的数据传输过程。-PCI simulation with FPGA, using the verilog hardware describing language to simulate data transfer processes on pci data interface.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

pci\bus_commands.v

...\i2c_slave_model.v

...\pci_async_reset_flop.v

...\pci_behavioral_pci2pci_bridge.v

...\pci_behaviorial_device.v

...\pci_behaviorial_master.v

...\pci_behaviorial_target.v

...\pci_bench_common_tasks.v

...\pci_blue_arbiter.v

...\pci_blue_constants.sv

...\pci_blue_options.sv

...\pci_bridge32.v

...\pci_bus_monitor.v

...\pci_cbe_en_crit.v

...\pci_conf_cyc_addr_dec.v

...\pci_conf_space.v

...\pci_constants.v

...\pci_cur_out_reg.v

...\pci_delayed_sync.v

...\pci_delayed_write_reg.v

...\pci_frame_crit.v

...\pci_frame_en_crit.v

...\pci_frame_load_crit.v

...\pci_in_reg.v

...\pci_io_mux.v

...\pci_io_mux_ad_en_crit.v

...\pci_io_mux_ad_load_crit.v

...\pci_irdy_out_crit.v

...\pci_master32_sm.v

...\pci_master32_sm_if.v

...\pci_mas_ad_en_crit.v

...\pci_mas_ad_load_crit.v

...\pci_mas_ch_state_crit.v

...\pci_out_reg.v

...\pci_parity_check.v

...\pci_par_crit.v

...\pci_pcir_fifo_control.v

...\pci_pciw_fifo_control.v

...\pci_pciw_pcir_fifos.v

...\pci_pci_decoder.v

...\pci_pci_tpram.v

...\pci_perr_crit.v

...\pci_perr_en_crit.v

...\pci_ram_16x40d.v

...\pci_regression_constants.v

...\pci_rst_int.v

...\pci_serr_crit.v

...\pci_serr_en_crit.v

...\pci_spoci_ctrl.v

...\pci_synchronizer_flop.v

...\pci_sync_module.v

...\pci_target32_clk_en.v

...\pci_target32_devs_crit.v

...\pci_target32_interface.v

...\pci_target32_sm.v

...\pci_target32_stop_crit.v

...\pci_target32_trdy_crit.v

...\pci_target_unit.v

...\pci_testbench_defines.v

...\pci_top.cr.mti

...\pci_top.mpf

...\pci_unsupported_commands_master.v

...\pci_user_constants.v

...\pci_user_constants.v.bak

...\pci_wbr_fifo_control.v

...\pci_wbs_wbb3_2_wbb2.v

...\pci_wbw_fifo_control.v

...\pci_wbw_wbr_fifos.v

...\pci_wb_addr_mux.v

...\pci_wb_decoder.v

...\pci_wb_master.v

...\pci_wb_slave.v

...\pci_wb_slave_unit.v

...\pci_wb_tpram.v

...\system.v

...\timescale.v

...\top.v

...\transcript

...\vsim.dbg

...\vsim.wlf

...\wave.do

...\wb_bus_mon.v

...\wb_master32.v

...\wb_master_behavioral.v

...\wb_slave_behavioral.v

...\.ork\_info

...\....\system\verilog.asm

...\....\......\_primary.dat

...\....\......\_primary.vhd

...\....\pci_wb_tpram\verilog.asm

...\....\............\_primary.dat

...\....\............\_primary.vhd

...\....\.......slave_unit\verilog.asm

...\....\.................\_primary.dat

...\....\.................\_primary.vhd

...\....\............\verilog.asm

...\....\............\_primary.dat

...\....\............\_primary.vhd

...\....\.......master\verilog.asm

...\....\.............\_primary.dat

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