文件名称:asy_FIFO
介绍说明－－下载内容均来自于网络，请自行研究使用
用Verilog实现FIFO的异步设计，里面有详细的代码和各个模块的代码，经过调试可以使用-asynchronous FIFO design
(系统自动生成,下载前可以参看下载内容)
下载文件列表
异步FIFO设计\async_cmp.v
............\async_fifo.v
............\dp_ram.v
............\rptr_empty.v
............\wptr_full.v
异步FIFO设计
............\async_fifo.v
............\dp_ram.v
............\rptr_empty.v
............\wptr_full.v
异步FIFO设计