文件名称:HDLSample
介绍说明－－下载内容均来自于网络，请自行研究使用
FPGA的周边电路的设计源码用HDL语言编写-Peripheral circuit design FPGA using HDL language source
(系统自动生成,下载前可以参看下载内容)
下载文件列表
SEG_DEC.v
AD_SYS_T.v
CLK_GEN.v
CONTROLLER.ucf
controller.v
count_test.c
CQ_SIO_T_B.v
DCE_IF.v
dev_model_c.acf
DEV_MODEL_C.v
DEV_MODEL_P.v
hello.c
AD_SYS.v
SEG_OUT.v
SIO.cpp
SIO_PLI.v
SIO_PLI_IF.v
SW_IF.v
test.v
timer.acf
TIMER.v
udcnt.v
udcnt_top_list5.v
udcnttop_list8.v
usb_fpga.acf
usb_fpga.v
USB_PLI.c
USB_TEST.v
veriuser.c
veriuser_list2.c
veriuser_list7.c
AD_SYS_T.v
CLK_GEN.v
CONTROLLER.ucf
controller.v
count_test.c
CQ_SIO_T_B.v
DCE_IF.v
dev_model_c.acf
DEV_MODEL_C.v
DEV_MODEL_P.v
hello.c
AD_SYS.v
SEG_OUT.v
SIO.cpp
SIO_PLI.v
SIO_PLI_IF.v
SW_IF.v
test.v
timer.acf
TIMER.v
udcnt.v
udcnt_top_list5.v
udcnttop_list8.v
usb_fpga.acf
usb_fpga.v
USB_PLI.c
USB_TEST.v
veriuser.c
veriuser_list2.c
veriuser_list7.c