文件名称:YUV2RGB
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关于YUV转RGB的verilog源代码、说明文档和modelsin仿真,相信对大家一定有很大的帮助,我费了好长时间才找到的!-YUV to RGB on the verilog source code, documentation and modelsin simulation, we believe that there will be a great help, I spent a good long time to find it!
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YUV
to
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YUV2RGB
.......\doc
.......\...\RIC-V01(彩色空间变换YCbCr2RGB).pdf
.......\sim
.......\...\altera_mf.v
.......\...\transcript
.......\...\vsim.wlf
.......\...\work
.......\...\....\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
.......\...\....\..........................................\verilog.asm
.......\...\....\..........................................\_primary.dat
.......\...\....\..........................................\_primary.vhd
.......\...\....\@m@f_pll_reg
.......\...\....\............\verilog.asm
.......\...\....\............\_primary.dat
.......\...\....\............\_primary.vhd
.......\...\....\@m@f_ram7x20_syn
.......\...\....\................\verilog.asm
.......\...\....\................\_primary.dat
.......\...\....\................\_primary.vhd
.......\...\....\@m@f_stratixii_pll
.......\...\....\..................\verilog.asm
.......\...\....\..................\_primary.dat
.......\...\....\..................\_primary.vhd
.......\...\....\@m@f_stratix_pll
.......\...\....\................\verilog.asm
.......\...\....\................\_primary.dat
.......\...\....\................\_primary.vhd
.......\...\....\alt3pram
.......\...\....\........\verilog.asm
.......\...\....\........\_primary.dat
.......\...\....\........\_primary.vhd
.......\...\....\altaccumulate
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd
.......\...\....\altcam
.......\...\....\......\verilog.asm
.......\...\....\......\_primary.dat
.......\...\....\......\_primary.vhd
.......\...\....\altcdr_rx
.......\...\....\.........\verilog.asm
.......\...\....\.........\_primary.dat
.......\...\....\.........\_primary.vhd
.......\...\....\altcdr_tx
.......\...\....\.........\verilog.asm
.......\...\....\.........\_primary.dat
.......\...\....\.........\_primary.vhd
.......\...\....\altclklock
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altddio_bidir
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd
.......\...\....\altddio_in
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altddio_out
.......\...\....\...........\verilog.asm
.......\...\....\...........\_primary.dat
.......\...\....\...........\_primary.vhd
.......\...\....\altdpram
.......\...\....\........\verilog.asm
.......\...\....\........\_primary.dat
.......\...\....\........\_primary.vhd
.......\...\....\altfp_mult
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altlvds_rx
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altlvds_tx
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altmult_accum
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd
.......\...\....\altmult_add
.......\...\....\...........\verilog.asm
.......\...\....\...........\_primary.dat
.......\...\....\...........\_primary.vhd
.......\...\....\altpll
.......\...\....\......\verilog.asm
.......\...\....\......\_primary.dat
.......\...\....\......\_primary.vhd
.......\...\....\altqpram
.......\...\....\........\verilog.asm
.......\...\....\........\_primary.dat
.......\...\....\........\_primary.vhd
.......\...\....\altshift_taps
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd
.......\doc
.......\...\RIC-V01(彩色空间变换YCbCr2RGB).pdf
.......\sim
.......\...\altera_mf.v
.......\...\transcript
.......\...\vsim.wlf
.......\...\work
.......\...\....\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
.......\...\....\..........................................\verilog.asm
.......\...\....\..........................................\_primary.dat
.......\...\....\..........................................\_primary.vhd
.......\...\....\@m@f_pll_reg
.......\...\....\............\verilog.asm
.......\...\....\............\_primary.dat
.......\...\....\............\_primary.vhd
.......\...\....\@m@f_ram7x20_syn
.......\...\....\................\verilog.asm
.......\...\....\................\_primary.dat
.......\...\....\................\_primary.vhd
.......\...\....\@m@f_stratixii_pll
.......\...\....\..................\verilog.asm
.......\...\....\..................\_primary.dat
.......\...\....\..................\_primary.vhd
.......\...\....\@m@f_stratix_pll
.......\...\....\................\verilog.asm
.......\...\....\................\_primary.dat
.......\...\....\................\_primary.vhd
.......\...\....\alt3pram
.......\...\....\........\verilog.asm
.......\...\....\........\_primary.dat
.......\...\....\........\_primary.vhd
.......\...\....\altaccumulate
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd
.......\...\....\altcam
.......\...\....\......\verilog.asm
.......\...\....\......\_primary.dat
.......\...\....\......\_primary.vhd
.......\...\....\altcdr_rx
.......\...\....\.........\verilog.asm
.......\...\....\.........\_primary.dat
.......\...\....\.........\_primary.vhd
.......\...\....\altcdr_tx
.......\...\....\.........\verilog.asm
.......\...\....\.........\_primary.dat
.......\...\....\.........\_primary.vhd
.......\...\....\altclklock
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altddio_bidir
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd
.......\...\....\altddio_in
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altddio_out
.......\...\....\...........\verilog.asm
.......\...\....\...........\_primary.dat
.......\...\....\...........\_primary.vhd
.......\...\....\altdpram
.......\...\....\........\verilog.asm
.......\...\....\........\_primary.dat
.......\...\....\........\_primary.vhd
.......\...\....\altfp_mult
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altlvds_rx
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altlvds_tx
.......\...\....\..........\verilog.asm
.......\...\....\..........\_primary.dat
.......\...\....\..........\_primary.vhd
.......\...\....\altmult_accum
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd
.......\...\....\altmult_add
.......\...\....\...........\verilog.asm
.......\...\....\...........\_primary.dat
.......\...\....\...........\_primary.vhd
.......\...\....\altpll
.......\...\....\......\verilog.asm
.......\...\....\......\_primary.dat
.......\...\....\......\_primary.vhd
.......\...\....\altqpram
.......\...\....\........\verilog.asm
.......\...\....\........\_primary.dat
.......\...\....\........\_primary.vhd
.......\...\....\altshift_taps
.......\...\....\.............\verilog.asm
.......\...\....\.............\_primary.dat
.......\...\....\.............\_primary.vhd