文件名称:motor_PWM_Verilog

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 4.8mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 黄*
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介绍说明--下载内容均来自于网络,请自行研究使用

直流电机的verilog hdl 代码,适合初学者参考-DC motor verilog hdl code, suitable for beginners reference
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Core_PWM Verilog语言编写(可用于电机驱动)

........................................\PWM

........................................\...\Project

........................................\...\.......\PWM

........................................\...\.......\...\assert.log

........................................\...\.......\...\component

........................................\...\.......\...\constraint

........................................\...\.......\...\..........\pwm_top.pdc

........................................\...\.......\...\..........\top_sdc.sdc

........................................\...\.......\...\coreconsole

........................................\...\.......\...\designer

........................................\...\.......\...\........\impl1

........................................\...\.......\...\........\.....\control.adb

........................................\...\.......\...\........\.....\control.dtf

........................................\...\.......\...\........\.....\control.ide_des

........................................\...\.......\...\........\.....\control.tcl

........................................\...\.......\...\........\.....\designer.log

........................................\...\.......\...\........\.....\designer_genhdl.log

........................................\...\.......\...\........\.....\designer_gen_ba.log

........................................\...\.......\...\........\.....\simulation

........................................\...\.......\...\........\.....\..........\postlayout

........................................\...\.......\...\........\.....\..........\..........\stimulus

........................................\...\.......\...\........\.....\..........\..........\........\verilog.psm

........................................\...\.......\...\........\.....\..........\..........\........\_primary.dat

........................................\...\.......\...\........\.....\..........\..........\........\_primary.vhd

........................................\...\.......\...\........\.....\..........\..........\tb_clock_minmax

........................................\...\.......\...\........\.....\..........\..........\...............\verilog.psm

........................................\...\.......\...\........\.....\..........\..........\...............\_primary.dat

........................................\...\.......\...\........\.....\..........\..........\...............\_primary.vhd

........................................\...\.......\...\........\.....\..........\..........\testbench

........................................\...\.......\...\........\.....\..........\..........\.........\verilog.psm

........................................\...\.......\...\........\.....\..........\..........\.........\_primary.dat

........................................\...\.......\...\........\.....\..........\..........\.........\_primary.vhd

........................................\...\.......\...\........\.....\..........\..........\top

........................................\...\.......\...\........\.....\..........\..........\...\verilog.psm

........................................\...\.......\...\........\.....\..........\..........\...\_primary.dat

........................................\...\.......\...\........\.....\..........\..........\...\_primary.vhd

........................................\...\.......\...\........\.....\..........\..........\_info

........................................\...\.......\...\........\.....\..........\..........\_temp

........................................\...\.......\...\........\.....\top.adb

........................................\...\.......\...\........\.....\top.dtf

........................................\...\.......\...\........\.....\.......\verify.log

........................................\...\.......\...\........\.....\top.ide_des

........................................\...\.......\...\........\.....\top.pdb

........................................\...\.......\...\........\.....\top.pdb.depends

.............................

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