文件名称:naozhongsheji

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [Text]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 282kb
  • 下载次数:
  • 0次
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  • 许**
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介绍说明--下载内容均来自于网络,请自行研究使用

软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 闹钟设计-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Alarm Clock Design
(系统自动生成,下载前可以参看下载内容)

下载文件列表

闹钟设计

........\cmp_state.ini

........\db

........\..\fq_divider.asm.qmsg

........\..\fq_divider.cbx.xml

........\..\fq_divider.cmp.cdb

........\..\fq_divider.cmp.hdb

........\..\fq_divider.cmp.rdb

........\..\fq_divider.db_info

........\..\fq_divider.eco.cdb

........\..\fq_divider.eds_overflow

........\..\fq_divider.fit.qmsg

........\..\fq_divider.hier_info

........\..\fq_divider.hif

........\..\fq_divider.map.cdb

........\..\fq_divider.map.hdb

........\..\fq_divider.map.qmsg

........\..\fq_divider.pre_map.cdb

........\..\fq_divider.pre_map.hdb

........\..\fq_divider.psp

........\..\fq_divider.rpp.qmsg

........\..\fq_divider.rtlv.hdb

........\..\fq_divider.rtlv_sg.cdb

........\..\fq_divider.rtlv_sg_swap.cdb

........\..\fq_divider.sgate.rvd

........\..\fq_divider.sgdiff.cdb

........\..\fq_divider.sgdiff.hdb

........\..\fq_divider.sim.hdb

........\..\fq_divider.sim.qmsg

........\..\fq_divider.sim.vwf

........\..\fq_divider.sld_design_entry.sci

........\..\fq_divider.sld_design_entry_dsc.sci

........\..\fq_divider.smp_dump.txt

........\..\fq_divider.syn_hier_info

........\..\fq_divider.tan.qmsg

........\..\fq_divider_cmp.qrpt

........\..\fq_divider_sim.qrpt

........\..\time_lock.asm.qmsg

........\..\time_lock.cbx.xml

........\..\time_lock.cmp.cdb

........\..\time_lock.cmp.hdb

........\..\time_lock.cmp.rdb

........\..\time_lock.cmp.tdb

........\..\time_lock.cmp0.ddb

........\..\time_lock.db_info

........\..\time_lock.eco.cdb

........\..\time_lock.eds_overflow

........\..\time_lock.fit.qmsg

........\..\time_lock.hier_info

........\..\time_lock.hif

........\..\time_lock.map.cdb

........\..\time_lock.map.hdb

........\..\time_lock.map.qmsg

........\..\time_lock.pre_map.cdb

........\..\time_lock.pre_map.hdb

........\..\time_lock.psp

........\..\time_lock.rtlv.hdb

........\..\time_lock.rtlv_sg.cdb

........\..\time_lock.rtlv_sg_swap.cdb

........\..\time_lock.sgdiff.cdb

........\..\time_lock.sgdiff.hdb

........\..\time_lock.signalprobe.cdb

........\..\time_lock.sim.hdb

........\..\time_lock.sim.qmsg

........\..\time_lock.sim.rdb

........\..\time_lock.sim.vwf

........\..\time_lock.sld_design_entry.sci

........\..\time_lock.sld_design_entry_dsc.sci

........\..\time_lock.syn_hier_info

........\..\time_lock.tan.qmsg

........\..\time_lock_cmp.qrpt

........\..\time_lock_sim.qrpt

........\fq_divider.asm.rpt



........\fq_divider.done

........\fq_divider.fit.eqn

........\fq_divider.fit.rpt

........\fq_divider.fit.summary

........\fq_divider.flow.rpt

........\fq_divider.map.eqn

........\fq_divider.map.rpt

........\fq_divider.map.summary

........\fq_divider.pin

........\fq_divider.pof

........\fq_divider.qpf

........\fq_divider.qsf

........\fq_divider.qws

........\fq_divider.sim.rpt

........\fq_divider.sof

........\fq_divider.tan.rpt

........\fq_divider.tan.summary

........\fq_divider.vhd

........\fq_divider.vwf



........\key_control.vhd

........\key_control.vwf

........\serv_req_info.txt



........\state_control.vhd

........\state_control.vwf

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