文件名称:chengfa

  • 所属分类:
  • 文档资料
  • 资源属性:
  • [WORD]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 328kb
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  • wang****
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实现乘法功能,用verilog语言可以编译的乘法程序源代码-The realization of multiplication functions, verilog language can be used to compile the source code of the multiplication process
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VHDL减法.txt

加减法.txt

加法器.txt

基于Verilog计算精度可调的整数除法器的设计 - 21IC中国电子网.files









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................................................................\ViewClick(1).htm

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照片

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