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文件名称:8adderverilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 张*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

8位加法器的实现，非流水线结构，很不错。我测试过，效率比较高-8-bit adder realization, non-pipelined structure, is pretty good. I
相关搜索： 任务调度
8位加法器
加法器

(系统自动生成,下载前可以参看下载内容)

下载文件列表

8位加法器的非流水线verilog

..........................\adder8.v

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