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文件名称:mycpu

  • 所属分类：
  • 软件工程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 782kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 陈*
  • 相关连接：
  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

Quartus II 5.0下写的一个单总线架构的CPU设计，包括控制器、运算器、译码电路等。模拟的时钟脉冲也给出。已经通过Quartus II 5.0运行。可以给需要设计总线架构CPU的同学一点参考。-Quartus II 5.0 written under a single bus architecture of the CPU design, including controllers, computing devices, such as decoding circuitry. Simulated clock pulse is also given. Has been run through the Quartus II 5.0. Can be addressed to the need to design bus architecture students CPU reference point.
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II
5
mycpu
Quartus
II
cpu设计
Quartus
II
cpu
7439
quartus
ii
C
cpu001
gdf
cpu001
bdf
mycpu
74670
veril

(系统自动生成,下载前可以参看下载内容)

下载文件列表

mycpu

.....\1to8.bdf

.....\74393b.bdf

.....\74670c.bdf

.....\8cpu.bdf

.....\8to1.bdf

.....\alu.bdf

.....\bi74670.bdf

.....\cmp_state.ini

.....\cpu001.bdf

.....\db

.....\..\add_sub_4pg.tdf

.....\..\add_sub_blg.tdf

.....\..\altsyncram_3mp.tdf

.....\..\altsyncram_9r21.tdf

.....\..\altsyncram_abt.tdf

.....\..\altsyncram_b311.tdf

.....\..\altsyncram_bbt.tdf

.....\..\altsyncram_cbt.tdf

.....\..\altsyncram_e3q.tdf

.....\..\altsyncram_f3q.tdf

.....\..\altsyncram_g3q.tdf

.....\..\altsyncram_rs21.tdf

.....\..\mux_afc.tdf

.....\..\mux_obc.tdf

.....\..\mycpu.asm.qmsg

.....\..\mycpu.cbx.xml

.....\..\mycpu.cmp.cdb

.....\..\mycpu.cmp.hdb

.....\..\mycpu.cmp.rdb

.....\..\mycpu.cmp.tdb

.....\..\mycpu.cmp0.ddb

.....\..\mycpu.db_info

.....\..\mycpu.eco.cdb

.....\..\mycpu.eds_overflow

.....\..\mycpu.fit.qmsg

.....\..\mycpu.fnsim.cdb

.....\..\mycpu.fnsim.hdb

.....\..\mycpu.hier_info

.....\..\mycpu.hif

.....\..\mycpu.map.cdb

.....\..\mycpu.map.hdb

.....\..\mycpu.map.qmsg

.....\..\mycpu.pre_map.cdb

.....\..\mycpu.pre_map.hdb

.....\..\mycpu.psp

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.....\..\mycpu.rtlv_sg_swap.cdb

.....\..\mycpu.sgdiff.cdb

.....\..\mycpu.sgdiff.hdb

.....\..\mycpu.signalprobe.cdb

.....\..\mycpu.sim.hdb

.....\..\mycpu.sim.qmsg

.....\..\mycpu.sim.rdb

.....\..\mycpu.sim.vwf

.....\..\mycpu.sld_design_entry.sci

.....\..\mycpu.sld_design_entry_dsc.sci

.....\..\mycpu.syn_hier_info

.....\..\mycpu.tan.qmsg

.....\..\mycpu_cmp.qrpt

.....\..\mycpu_sim.qrpt

.....\dcf.bdf

.....\F_Div.bdf

.....\F_Div.bsf

.....\f_div.gdf

.....\F_Div.vhd

.....\lpm_ram_dq0.bsf

.....\lpm_ram_dq0.v

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