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使用VerilogHDL语言实现硬件的开发模拟，本程序是实现静态数码管的模拟显示-VerilogHDL use language to achieve the development of hardware simulation, this procedure is to achieve a static simulation of digital tube display
(系统自动生成,下载前可以参看下载内容)
下载文件列表
静态数码显示
............\db
............\..\add_sub_dph.tdf
............\..\add_sub_l0f.tdf
............\..\lpm_constant_mi3.tdf
............\..\sled.asm.qmsg
............\..\sled.cbx.xml
............\..\sled.cmp.cdb
............\..\sled.cmp.hdb
............\..\sled.cmp.rdb
............\..\sled.cmp.tdb
............\..\sled.cmp0.ddb
............\..\sled.db_info
............\..\sled.eco.cdb
............\..\sled.eds_overflow
............\..\sled.fit.qmsg
............\..\sled.fnsim.cdb
............\..\sled.fnsim.hdb
............\..\sled.hier_info
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............\..\sled.map.cdb
............\..\sled.map.hdb
............\..\sled.map.qmsg
............\..\sled.pre_map.cdb
............\..\sled.pre_map.hdb
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............\..\sled.sld_design_entry.sci
............\..\sled.sld_design_entry_dsc.sci
............\..\sled.syn_hier_info
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