文件名称:add
- 所属分类：
- VHDL编程
- 资源属性：
- [VHDL] [源码]
- 上传时间：
- 2012-11-26
- 文件大小：
- 364kb
- 下载次数：
- 0次
- 提 供 者：
- yaoyo*****
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
介绍了carry_chain_adder，carry_skip_adder,ipple_carry_adder三种常用的加法器，采用verilogHDL语言，利用modelsim软件仿真验证，压缩包中包含有流程图-Introduced carry_chain_adder, carry_skip_adder, ipple_carry_adder three commonly used adder, using verilogHDL language, the use of ModelSim simulation software, compressed packet contains flowchart
(系统自动生成,下载前可以参看下载内容)
下载文件列表
add
...\carry_chain_adder.v
...\carry_skip_adder.v
...\picture
...\.......\15_2.JPG
...\.......\15_3.JPG
...\.......\15_4.JPG
...\.......\15_5.JPG
...\.......\15_6.JPG
...\.......\15_7.JPG
...\.......\15_8.JPG
...\.......\15_9.JPG
...\ripple_carry_adder.v
...\carry_chain_adder.v
...\carry_skip_adder.v
...\picture
...\.......\15_2.JPG
...\.......\15_3.JPG
...\.......\15_4.JPG
...\.......\15_5.JPG
...\.......\15_6.JPG
...\.......\15_7.JPG
...\.......\15_8.JPG
...\.......\15_9.JPG
...\ripple_carry_adder.v