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文件名称:clk_div

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • kai***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3-Verilog realize multi-clock, can be applied to assembly line. Input CLK, the output CLK1, CLK2, CLK3
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钟
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