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文件名称:uartverlog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 2kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 张*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号-Occupy fewer resources verilog HDL uart interface　adopted a fixed baud rate of 115200, can modify the procedure to modify the baud rate frequency, the model of a start bit, 8 data bits, 1 stop bit　with one word section of the cache　when the cache empty space-time output signal
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115200
20M
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TLC549

(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart verlog

...........\uart_115200.bsf

...........\uart_115200.v

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