文件名称:an501_design_example
介绍说明－－下载内容均来自于网络，请自行研究使用
(系统自动生成,下载前可以参看下载内容)
下载文件列表
an501_design_example
....................\AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example
....................\.............................................................\code
....................\.............................................................\....\pwm_main.v
....................\.............................................................\modelsim
....................\.............................................................\........\pulse_width_modulator.cr.mti
....................\.............................................................\........\pulse_width_modulator.mpf
....................\.............................................................\........\pwm_main.v
....................\.............................................................\........\pwm_sim.cr.mti
....................\.............................................................\........\pwm_sim.mpf
....................\.............................................................\........\test_pwm.v
....................\.............................................................\........\wave.do
....................\.............................................................\........\wave2.do
....................\.............................................................\........\wave3.do
....................\.............................................................\........\wave4.do
....................\.............................................................\........\wave5.do
....................\.............................................................\........\work
....................\.............................................................\........\....\altufm_osc0_altufm_osc_1p3
....................\.............................................................\........\....\..........................\verilog.asm
....................\.............................................................\........\....\..........................\_primary.dat
....................\.............................................................\........\....\..........................\_primary.vhd
....................\.............................................................\........\....\clkgen
....................\.............................................................\........\....\......\verilog.asm
....................\.............................................................\........\....\......\_primary.dat
....................\.............................................................\........\....\......\_primary.vhd
....................\.............................................................\........\....\clk_gen
....................\.............................................................\........\....\.......\verilog.asm
....................\.............................................................\........\....\.......\_primary.dat
....................\.............................................................\........\....\.......\_primary.vhd
....................\.............................................................\........\....\dutycycle
....................\.............................................................\........\....\.........\verilog.asm
....................\.............................................................\........\....\.........\_primary.dat
....................\.............................................................\........\....\.........\_primary.vhd
....................\.............................................................\........\....\duty_cycle
....................\.............................................................\........\....\..........\verilog.asm
....................\.............................................................\........\....\..........\_primary.dat
....................\.............................................................\........\....\..........\_primary.vhd
....................\................................................
....................\AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example
....................\.............................................................\code
....................\.............................................................\....\pwm_main.v
....................\.............................................................\modelsim
....................\.............................................................\........\pulse_width_modulator.cr.mti
....................\.............................................................\........\pulse_width_modulator.mpf
....................\.............................................................\........\pwm_main.v
....................\.............................................................\........\pwm_sim.cr.mti
....................\.............................................................\........\pwm_sim.mpf
....................\.............................................................\........\test_pwm.v
....................\.............................................................\........\wave.do
....................\.............................................................\........\wave2.do
....................\.............................................................\........\wave3.do
....................\.............................................................\........\wave4.do
....................\.............................................................\........\wave5.do
....................\.............................................................\........\work
....................\.............................................................\........\....\altufm_osc0_altufm_osc_1p3
....................\.............................................................\........\....\..........................\verilog.asm
....................\.............................................................\........\....\..........................\_primary.dat
....................\.............................................................\........\....\..........................\_primary.vhd
....................\.............................................................\........\....\clkgen
....................\.............................................................\........\....\......\verilog.asm
....................\.............................................................\........\....\......\_primary.dat
....................\.............................................................\........\....\......\_primary.vhd
....................\.............................................................\........\....\clk_gen
....................\.............................................................\........\....\.......\verilog.asm
....................\.............................................................\........\....\.......\_primary.dat
....................\.............................................................\........\....\.......\_primary.vhd
....................\.............................................................\........\....\dutycycle
....................\.............................................................\........\....\.........\verilog.asm
....................\.............................................................\........\....\.........\_primary.dat
....................\.............................................................\........\....\.........\_primary.vhd
....................\.............................................................\........\....\duty_cycle
....................\.............................................................\........\....\..........\verilog.asm
....................\.............................................................\........\....\..........\_primary.dat
....................\.............................................................\........\....\..........\_primary.vhd
....................\................................................