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文件名称:clockdesign

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [WORD]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 301kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 刘**
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

基于SMART-I实验平台的时钟电路设计与实现，利用vhdl编程进行仿真，并且下载实现，功能正确-based on SMART- I platform clock circuit design and implementation vhdl use simulation program, and download realization function correctly
(系统自动生成,下载前可以参看下载内容)

下载文件列表

时钟作业

........\clock

........\.....\clock.asm.rpt

........\.....\clock.done

........\.....\clock.eda.rpt

........\.....\clock.fit.rpt

........\.....\clock.fit.smsg

........\.....\clock.fit.summary

........\.....\clock.flow.rpt

........\.....\clock.map.rpt

........\.....\clock.map.summary

........\.....\clock.pin

........\.....\clock.pof

........\.....\clock.qpf

........\.....\clock.qsf

........\.....\clock.sim.rpt

........\.....\clock.sof

........\.....\clock.tan.rpt

........\.....\clock.tan.summary

........\.....\clock.vhd

........\.....\clock.vwf

........\.....\db

........\.....\..\add_sub_3rh.tdf

........\.....\..\add_sub_4rh.tdf

........\.....\..\clock.asm.qmsg

........\.....\..\clock.cbx.xml

........\.....\..\clock.cmp.cdb

........\.....\..\clock.cmp.hdb

........\.....\..\clock.cmp.kpt

........\.....\..\clock.cmp.logdb

........\.....\..\clock.cmp.rdb

........\.....\..\clock.cmp.tdb

........\.....\..\clock.cmp0.ddb

........\.....\..\clock.dbp

........\.....\..\clock.db_info

........\.....\..\clock.eco.cdb

........\.....\..\clock.eda.qmsg

........\.....\..\clock.eds_overflow

........\.....\..\clock.fit.qmsg

........\.....\..\clock.fnsim.cdb

........\.....\..\clock.fnsim.hdb

........\.....\..\clock.fnsim.qmsg

........\.....\..\clock.hier_info

........\.....\..\clock.hif

........\.....\..\clock.map.cdb

........\.....\..\clock.map.hdb

........\.....\..\clock.map.logdb

........\.....\..\clock.map.qmsg

........\.....\..\clock.pre_map.cdb

........\.....\..\clock.pre_map.hdb

........\.....\..\clock.psp

........\.....\..\clock.pss

........\.....\..\clock.rtlv.hdb

........\.....\..\clock.rtlv_sg.cdb

........\.....\..\clock.rtlv_sg_swap.cdb

........\.....\..\clock.sgdiff.cdb

........\.....\..\clock.sgdiff.hdb

........\.....\..\clock.signalprobe.cdb

........\.....\..\clock.sim.hdb

........\.....\..\clock.sim.qmsg

........\.....\..\clock.sim.rdb

........\.....\..\clock.sim.vwf

........\.....\..\clock.sld_design_entry.sci

........\.....\..\clock.sld_design_entry_dsc.sci

........\.....\..\clock.syn_hier_info

........\.....\..\clock.tan.qmsg

........\.....\..\mux_3ec.tdf

........\.....\..\mux_jcc.tdf

........\.....\..\wed.zsf

........\.....\simulation

........\.....\..........\activehdl

........\.....\..........\.........\clock.vho

........\.....\..........\.........\clock_vhd.sdo

........\.....\timing

........\.....\......\primetime

........\.....\......\.........\clock.vho

........\.....\......\.........\clock_pt_vhd.tcl

........\.....\......\.........\clock_vhd.sdo

........\时钟.doc

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