文件名称:用FPGA实现DDS信号发生及用MODELSIM仿真
- 所属分类:
- VHDL编程
- 资源属性:
- [VHDL] [源码]
- 上传时间:
- 2011-03-21
- 文件大小:
- 2.41mb
- 下载次数:
- 1次
- 提 供 者:
- zhengguo22
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- 无
- 下载说明:
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介绍说明--下载内容均来自于网络,请自行研究使用
该工程是用verilog编写,FPGA内部产生ROM及ADD加法器。ROM中存正弦波信号。文件夹中还包含modelsim仿真。
(系统自动生成,下载前可以参看下载内容)
下载文件列表
压缩包 : dds_rom_test.rar 列表 2.17.8.20\add_k.v 2.17.8.20\db\altsyncram_lp81.tdf 2.17.8.20\db\altsyncram_oh91.tdf 2.17.8.20\db\dds_test.(0).cnf.cdb 2.17.8.20\db\dds_test.(0).cnf.hdb 2.17.8.20\db\dds_test.(1).cnf.cdb 2.17.8.20\db\dds_test.(1).cnf.hdb 2.17.8.20\db\dds_test.(10).cnf.cdb 2.17.8.20\db\dds_test.(10).cnf.hdb 2.17.8.20\db\dds_test.(11).cnf.cdb 2.17.8.20\db\dds_test.(11).cnf.hdb 2.17.8.20\db\dds_test.(12).cnf.cdb 2.17.8.20\db\dds_test.(12).cnf.hdb 2.17.8.20\db\dds_test.(13).cnf.cdb 2.17.8.20\db\dds_test.(13).cnf.hdb 2.17.8.20\db\dds_test.(14).cnf.cdb 2.17.8.20\db\dds_test.(14).cnf.hdb 2.17.8.20\db\dds_test.(15).cnf.cdb 2.17.8.20\db\dds_test.(15).cnf.hdb 2.17.8.20\db\dds_test.(2).cnf.cdb 2.17.8.20\db\dds_test.(2).cnf.hdb 2.17.8.20\db\dds_test.(3).cnf.cdb 2.17.8.20\db\dds_test.(3).cnf.hdb 2.17.8.20\db\dds_test.(4).cnf.cdb 2.17.8.20\db\dds_test.(4).cnf.hdb 2.17.8.20\db\dds_test.(5).cnf.cdb 2.17.8.20\db\dds_test.(5).cnf.hdb 2.17.8.20\db\dds_test.(6).cnf.cdb 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