文件名称:f_adder

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  • 上传时间:
  • 2008-10-13
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  • 191.47kb
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用VHDL语言采用串行方法实现用1位全加器实现4位全加器
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : 113172230f_adder.rar 列表
f_adder
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f_adder\onebitadder.flow.rpt
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f_adder\db\fourbitadder.sgdiff.hdb

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