收藏

文件名称:ethernet_verilog

  • 所属分类：
  • 其它资源
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2008-10-13
  • 文件大小：
  • 77.58kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 张**
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

这是一个很好的Verilog 编写的8位RISC CPU源码（可做为MCU），并且包括完整的C 语言的测试代码。-This is a very good preparation Verilog 8-bit RISC CPU source (available as MCU), and includes a complete C language test code.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : 827254ethernet_verilog.rar 列表
eth_clockgen.v
eth_cop.v
eth_crc.v
eth_defines.v
eth_fifo.v
eth_maccontrol.v
eth_macstatus.v
eth_miim.v
eth_outputcontrol.v
eth_random.v
eth_receivecontrol.v
eth_register.v
eth_registers.v
eth_rxaddrcheck.v
eth_rxcounters.v
eth_rxethmac.v
eth_rxstatem.v
eth_shiftreg.v
eth_spram_256x32.v
eth_top.v
eth_transmitcontrol.v
eth_txcounters.v
eth_txethmac.v
eth_txstatem.v
eth_wishbone.v
timescale.v

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 请直接用浏览器下载本站内容，不要使用迅雷之类的下载软件，用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*主　　题：
*内　　容：
*验 证 码：

源码中国 www.ymcn.org