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文件名称:Verilog_Design

  • 所属分类：
  • 其它资源
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2008-10-13
  • 文件大小：
  • 3.09kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • len***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : 55593397verilog_design.rar 列表
Verilog_Design\counter_dec.v
Verilog_Design\DECR.v
Verilog_Design\INCR.v
Verilog_Design\Mask.v
Verilog_Design\Stepper.v
Verilog_Design\Top_Tuner.v
Verilog_Design

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