文件名称:dirital_clock_7
介绍说明--下载内容均来自于网络,请自行研究使用
verilog实现电子时钟模块,输入60Hz时钟信号和复位,输出时分秒,共6位,每位7段输出用于驱动-verilog electronic clock module, 60Hz input clock signal and reset, Minutes exportation, a total of six, each of the seven drivers for output
(系统自动生成,下载前可以参看下载内容)
下载文件列表
digitalClock.v
testBench.v
testBench.v