文件名称:plj
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使用vhdl语言原件例化设计数字频率计,并用6位7段数码管计数。模块包括:十进制计数器,6位10进制计数器,Reg24 锁存器、Fp 分频器、Ctrl 频率控制器、Disp 动态显示。(The digital frequency meter is designed by using VHDL language as an example and counted by 6-bit 7-segment digital tube. Modules include: decimal counter, 6-bit decimal counter, Reg24 latch, Fp frequency divider, Ctrl frequency controller, Disp dynamic display.)
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文件名 | 大小 | 更新时间 |
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plj.docx | 13444 | 2018-11-27 |