文件名称:remove_dc_input_tieoffs
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介绍说明－－下载内容均来自于网络，请自行研究使用
Design Compile综合RTL时，工具默认将tie 0的port优化掉，运用此脚本，可以将tie 0的port保持住。-When do synthesis, Design Compiler will optimize the tie 0 ports as default. This tool/scr ipt can keep the tie 0 ports in the output netlist.
(系统自动生成,下载前可以参看下载内容)
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remove_dc_input_tieoffs.tcl