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文件名称:verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2016-02-29
  • 文件大小：
  • 11kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 陆**
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
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别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

用verilog设计的寄存器，储存器，锁存器，译码器以及在其中用到的八位串联并联间的相互转换。-Verilog design registers, memory, lock latch decoder and the use of eight series parallel conversion
(系统自动生成,下载前可以参看下载内容)

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寄存器.docx

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