文件名称:shiyan2
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含异步清0和同步时钟使能的加法计数器的设计，可以从0加到99，使用VHDL语言-Cleared containing asynchronous and synchronous clock enable the addition of counter design, added to 99 can range 0, the use of VHDL language
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shiyan2\cnt10.vhd
.......\led1.vhd
shiyan2