文件名称:aa
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Verilog实现运算器ALU的编程，加减（16位）乘除（16*16，32/16）-Verilog to achieve calculator ALU programming, and (16) and (16*16, 32/16)
(系统自动生成,下载前可以参看下载内容)
下载文件列表
adder_1bit.v
adder_32bits.v
adder_8bits.v
ALU_ArithmeticShiftRight64.v
ALU_CyclicShiftLeft64.v
ALU_CyclicShiftRight64.v
ALU_LogicalShiftLeft64.v
ALU_LogicalShiftRight64.v
display.v
divide.v
float_mul.v
float_sub.v
led.v
multi.v
pbdebounce.v
timer_1ms.v
top.v
UCF.ucf