文件名称:ch1
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介绍说明－－下载内容均来自于网络，请自行研究使用
verilog 语言编写的微程序控制器的设计，12位微指令，可以执行5条伪指令-Design micro-program controller verilog language, 12 microinstruction can perform five directive
(系统自动生成,下载前可以参看下载内容)
下载文件列表
ch1\ch1.asm.rpt
...\ch1.bdf
...\ch1.done
...\ch1.dpf
...\ch1.fit.rpt
...\ch1.fit.smsg
...\ch1.fit.summary
...\ch1.flow.rpt
...\ch1.map.rpt
...\ch1.map.summary
...\ch1.pin
...\ch1.qpf
...\ch1.qsf
...\ch1.qws
...\ch1.sim.rpt
...\ch1.sof
...\ch1.sta.rpt
...\ch1.sta.summary
...\ch1.tan.rpt
...\ch1.tan.summary
...\ch1.vwf
...\counter.bdf
...\counter.bsf
...\counter.vwf
...\db\altsyncram_2uq1.tdf
...\..\altsyncram_61o1.tdf
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...\..\altsyncram_pqq1.tdf
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...\..\ch1.asm_labs.ddb
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...\..\ch1.cmp.rdb
...\..\ch1.cmp.tdb
...\..\ch1.cmp0.ddb
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...\..\ch1.cuda_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
...\..\ch1.cuda_io_sim_cache.31um_tt_1200mv_85c_slow.hsd
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...\..\ch1.pre_map.hdb
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...\..\ch1.sgdiff.hdb
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...\..\ch1.sim.hdb
...\..\ch1.sim.qmsg
...\..\ch1.sim.rdb
...\..\ch1.simfam
...\..\ch1.sld_design_entry.sci
...\..\ch1.sld_design_entry_dsc.sci
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...\..\ch1.sta.rdb
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...\..\ch1.tan.qmsg
...\..\ch1.tis_db_list.ddb
...\..\ch1.tmw_info
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...\..\wed.wsf
...\first.bdf
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...\first.vwf
...\incremental_db\compiled_partitions\ch1.root_partition.cmp.atm
...\..............\...................\ch1.root_partition.cmp.dfp
...\..............\...................\ch1.root_partition.cmp.hdbx
...\..............\...................\ch1.root_partition.cmp.kpt
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